데이터 리텐션과 인듀어런스, 메모리 수명을 정하는 두 축

오래된 앨범 속 사진은 아무도 손대지 않았는데 색이 조금씩 바랩니다. 반대로 연필로 쓴 노트는 지우개로 여러 번 지우다 보면 종이 자체가 얇아지고 보풀이 일어, 나중에는 새로 쓴 글씨도 번지죠. 하나는 가만히 두어도 생기는 손실이고, 다른 하나는 쓸수록 쌓이는 손상입니다.

메모리 반도체의 수명도 이 두 갈래로 나뉩니다. 저장한 데이터를 얼마나 오래 지키는지가 데이터 리텐션(Data Retention)이고, 쓰고 지우기를 몇 번까지 견디는지가 인듀어런스(Endurance)입니다. 이 글에서는 데이터 리텐션과 인듀어런스가 DRAM과 NAND 플래시에서 각각 어떤 물리 현상으로 결정되는지, 그리고 시험과 시스템에서 어떻게 관리하는지 정리합니다.

데이터 리텐션과 인듀어런스의 뜻

메모리는 결국 전하를 어딘가에 가둬 두는 장치입니다. DRAM은 커패시터에, NAND는 트랜지스터 게이트 아래의 저장층에 전하를 넣고, 그 양으로 0과 1을 구분하죠. 그러니 신뢰성의 질문도 두 가지로 모입니다. 가둔 전하가 새지 않는가, 그리고 전하를 넣고 빼는 통로가 닳지 않는가입니다.

리텐션은 시간이 변수이고, 인듀어런스는 횟수가 변수입니다. 그런데 두 성질은 따로 놀지 않습니다. 쓰고 지우기를 많이 한 셀일수록 절연막이 손상되어 전하가 더 잘 새기 때문에, 실제 평가에서는 정해진 횟수를 쓴 뒤의 리텐션을 함께 확인하죠.

DRAM 리텐션, 새는 전하와 리프레시

전하가 빠져나가는 길

DRAM 셀은 트랜지스터 하나와 커패시터 하나로 이루어집니다. 커패시터에 채운 전하는 완벽하게 갇혀 있지 않아서, 접합부의 누설 전류, 트랜지스터가 꺼져 있을 때 흐르는 서브스레시홀드 누설(Subthreshold Leakage), 게이트 근처의 강한 전기장이 만드는 GIDL(Gate Induced Drain Leakage) 같은 경로로 조금씩 빠져나가죠.

그래서 DRAM은 전원이 켜져 있어도 데이터를 스스로 지키지 못합니다. 전하가 판별 기준 아래로 떨어지기 전에 읽어서 다시 채우는 리프레시(Refresh)를 주기적으로 해야 하죠. 일반적인 DDR 규격은 모든 셀을 정해진 시간(흔히 64 ms) 안에 한 번씩 리프레시하도록 정하고 있습니다.

온도와 꼬리 셀, 그리고 VRT

누설 전류는 온도에 매우 민감해서, 온도가 오르면 리텐션 시간이 빠르게 짧아집니다. 대략 수 °C에서 10 °C 정도 오를 때마다 누설이 크게 늘어나는 경향이 있어, 많은 규격이 85 °C를 넘는 고온 구간에서는 리프레시를 두 배로 자주 하도록 정하죠.

칩 안의 수십억 개 셀이 모두 같은 리텐션을 갖지는 않습니다. 대부분의 셀은 넉넉한 시간을 버티지만, 분포의 끝에 있는 소수의 꼬리 셀(Tail Cell)이 리프레시 주기를 정합니다. 흔히 리텐션은 평균적인 셀의 성능으로 정해진다고 생각하지만, 실제로는 가장 약한 셀이 기준이 되는 셈이죠.

여기에 VRT(Variable Retention Time)라는 까다로운 현상도 있습니다. 같은 셀의 리텐션 시간이 긴 상태와 짧은 상태 사이를 불규칙하게 오가는 현상인데, 접합부 근처의 결함이 전하를 붙잡았다 놓았다 하며 누설을 바꾸기 때문으로 설명합니다. 한 번의 테스트로 통과한 셀이 나중에 실패할 수 있어서, 테스트 조건에 여유를 두는 이유가 되죠.

NAND 리텐션, 수년을 버텨야 하는 전하

NAND 플래시는 전원을 꺼도 데이터를 지키는 비휘발성 메모리이므로, 리텐션의 시간 단위가 DRAM과 전혀 다릅니다. 밀리초가 아니라 수년을 이야기하죠. 셀은 얇은 터널 산화막(Tunnel Oxide) 너머의 저장층에 전자를 가둬 문턱 전압을 바꾸는 방식으로 데이터를 기억합니다.

평면 NAND는 도체인 플로팅 게이트에, 3D NAND는 주로 질화막 같은 절연체의 트랩에 전자를 저장하는 전하 트랩 플래시(CTF, Charge Trap Flash) 구조를 씁니다. 시간이 지나면 갇힌 전자가 산화막을 통해 새거나, 얕은 트랩에서 풀려나거나(디트래핑), 3D 구조에서는 이웃 셀 쪽으로 옆으로 퍼지기도 하죠. 그 결과 문턱 전압 분포가 아래로 이동하고 넓어집니다.

문제는 셀당 여러 비트를 저장할수록 커집니다. 한 셀에 3비트를 넣는 TLC는 8개의 전압 상태를 좁은 창 안에 촘촘히 배치해야 하므로, 분포가 조금만 움직여도 이웃 상태와 겹치기 쉽죠. 색이 바랜 사진에서 비슷한 색끼리 먼저 구분이 안 되는 것과 닮았습니다.

인듀어런스, 쓰고 지울수록 닳는 절연막

터널 산화막이 닳는 원리

NAND는 프로그램과 소거 때 높은 전압으로 전자를 터널 산화막 너머로 밀어 넣고 끌어냅니다. 이 한 번의 왕복을 P/E 사이클(Program/Erase Cycle)이라고 부르죠. 전자가 산화막을 지날 때마다 원자 결합이 조금씩 손상되어 새로운 트랩이 생기고, 일부 전자는 산화막 안에 그대로 갇힙니다.

트랩이 쌓이면 두 가지 일이 생깁니다. 산화막 안에 갇힌 전하 때문에 프로그램과 소거 상태의 간격이 좁아지고, 트랩을 징검다리 삼아 흐르는 누설 전류가 늘어 리텐션이 짧아지죠. 지우개질로 종이가 얇아질수록 새 글씨가 번지듯, 닳은 산화막은 새로 쓴 데이터도 덜 오래 지킵니다.

셀당 비트 수와 인듀어런스의 경향

셀당 비트 수가 늘수록 견딜 수 있는 P/E 사이클은 줄어드는 경향이 있습니다. 대략 SLC는 수만 회 이상, MLC는 수천 회, TLC는 1천~수천 회, QLC는 그보다 적은 수준으로 설명하곤 하죠. 다만 정확한 값은 공정 세대, 컨트롤러 기술, 보증 조건에 따라 크게 달라서 숫자 하나로 단정하기는 어렵습니다.

DRAM은 사정이 다릅니다. 쓰기 때 절연막을 뚫고 전자를 밀어 넣지 않으므로, NAND와 같은 의미의 쓰기 횟수 한계는 사실상 문제가 되지 않죠. 대신 특정 행을 반복해서 열면 이웃 행의 전하가 새는 로우 해머 같은 간섭 현상이 별도의 신뢰성 과제로 다뤄집니다.

시험 방법과 컨트롤러의 보완

NAND의 리텐션은 수년을 실제로 기다릴 수 없으니, 온도로 시간을 앞당기는 고온 리텐션 베이크로 평가합니다. 인듀어런스와 리텐션이 얽혀 있기 때문에 시험도 순서를 정해 이어서 진행하죠.

시스템 쪽에서는 컨트롤러가 물리적 한계를 메웁니다. 웨어 레벨링(Wear Leveling)은 쓰기를 모든 블록에 고르게 나눠 특정 블록만 먼저 닳지 않게 하고, ECC(Error Correction Code)는 늘어난 오류 비트를 읽을 때 고쳐 주죠. 최근에는 오류 정정 능력이 큰 LDPC 같은 부호와, 읽기 기준 전압을 옮겨 가며 다시 읽는 기법이 함께 쓰입니다.

오래 보관한 데이터를 읽어 오류가 늘었으면 새 위치에 다시 써 주는 리프레시 성격의 재기록도 컨트롤러의 몫입니다. 결국 데이터 리텐션과 인듀어런스는 셀 하나의 물성만이 아니라, 셀과 컨트롤러가 함께 만든 결과로 보증된다고 이해하면 좋습니다.

DRAM과 NAND 신뢰성 비교 표

구분	DRAM	NAND 플래시
전하를 두는 곳	셀 커패시터	플로팅 게이트 또는 전하 트랩층
리텐션 시간 단위	밀리초 수준, 리프레시 필수	전원 없이 수년 수준
리텐션 손실 원인	접합·서브스레시홀드·GIDL 누설	산화막 누설, 디트래핑, 측면 전하 이동
온도 영향	고온에서 리프레시 주기 단축	고온 보관 시 전하 손실 가속
인듀어런스	쓰기 횟수 한계가 사실상 문제 되지 않음	P/E 사이클에 따라 산화막 열화
주요 보완 수단	리프레시, 꼬리 셀 리페어, ECC	웨어 레벨링, ECC, 읽기 재시도, 재기록

핵심 정리

데이터 리텐션과 인듀어런스는 각각 가둔 전하가 새지 않는지, 전하를 넣고 빼는 통로가 닳지 않는지를 묻는 메모리 신뢰성의 두 축입니다. DRAM은 밀리초 단위의 누설을 리프레시로 메우고, NAND는 수년의 보관과 P/E 사이클에 따른 산화막 열화를 함께 관리하죠.

저절로 바래는 사진과 지울수록 얇아지는 종이가 한 장에 겹쳐 있다고 생각하면, 사이클링 후 리텐션을 보는 이유가 자연스럽게 이해됩니다. 메모리 사양서를 볼 때는 보증 횟수와 보관 기간이 어떤 온도와 조건에서 정의되었는지부터 확인해 보세요.

면접 대비 질문