LPDDR4 – CHANNEL & RANK 개념

대한민국은 Memory 반도체의 강자이다. 흔히 얘기하는 DRAM 과 NAND 가 Memory 반도체 이며, DRAM 은 휘발성 Memory 이고, NAND 는 비휘발성 Memory 이다. 그 중에서도 특히나 대한민국이 강한것은 DRAM 이다.
DRAM 을 통상 DDR 이라고 부르는데, 이는 Double Data Rate 의 약자 이다. 이 DDR 이 Low Power 와 만나서, 우리가 흔히 아는 Low Power Double Data Rate 인 LPDDR 이 된다.

이 LPDDR 은 LPDDR1 부터 시작해서, LPDDR2, LPDDR3, LPDDR4, LPDDR5 이렇게 발전해 왔다. 이렇게 발전해오는 중에 LPDDR4 라는 것에서부터 새롭게 생겨난 개념이 있는데, 그것이 CHANNEL 과 RANK 라는 개념이다. 이번 글에서는 CHANNEL 과 RANK 의 개념에 대해서 적어보고자 한다.
다소 부정확한 정보가 있을 수는 있으나 최대한 쉽게 얘기를 해보고자 한다.

1. CHANNEL & RANK 개론

우선, CHANNEL & RANK 라는 개념은 LPDDR4 에서 처음 생겨난 개념 이다. (그 전인 LPDDR2, 3 에서는 CH 과 RK 의 개념보다는 정확히는 “CS(Chip Select)” 의 개념만 있었다고 보면 된다.)
즉, LPDDR4 이전에는 CS 의 개념만 사용하였다면, LPDDR4 부터는 이 CS 의 개념과 더불어 CH (CHANNEL) 과 RK (RANK) 로 더 확장성 있게 Die 구성을 할 수 있게 하였다고 보면 된다.
LPDDR4 제품을 기술할 때는 CH 만 언급하거나 RK 만을 언급하면 부족하고, CH 과 RK 를 함께 언급해야 더 정확하다 (1CH 1RK, 1CH 2RK, 2CH 1RK, 2CH 2RK 이런식으로 표현해야 한다)

2. Pin Configuration 에서의 CS 와 개념으로써의 CH & RK 의 차이

CS 의 의미는 Chip , 어떤 Chip (Die) 을 선택할 것인지를 결정하는 것으로, PKG 의 Ball Out 상에서 CS Pin 의 개수는 곧 PKG 내부의 Die 의 개수라고 볼 수 있다.

LPDDR2, 3 의 경우 하나의 PKG 에 두개까지의 Die 를 구성시킬 수 있고 (JEDEC 표준), 결국 CS pin 은 2개까지만 올 수 있다. → CS0, CS1

이러한 CS 의 개념이 LPDDR4 로 와서는 확장성을 위해 CH 과 RK 의 개념으로 쪼개지게 된다.
(1) LPDDR4 의 경우 하나의 PKG 에 네개까지의 Die 를 구성시킬 수 있고, 이를 CS 의 개념으로 치면 총 4개의 CS pin 이 있게 된다. → CS0_A, CS1_A, CS0_B, CS1_B
(2) 이때, Pin Name 을 보면 CS0_A, CS1_A, CS0_B, CS1_B 에서 볼 수 있다시피, “A, B” 의 개념이 등장한다. 여기서 등장한 A, B 의 의미가 CHANNEL 이라고 볼 수 있다.
(3) 그리고 0, 1 의 의미가 RK 라고 볼 수 있다.

LPDDR4 기반 PKG 의 Ball out Map 을 보시면 여러 I/O Pin, Command/Address Pin, CS Pin, ODT Pin 이 있는데 언더바(_) 다음에 오는 A, B 는 각각 A CH, B CH 을 의미하고, 0, 1은 각각의 RK 를 의미한다고 볼 수 있다.

3. Operation 관점에서 CH 과 RK 의 구분

Operation 관점에서 서로 다른 CH 은 각기 개별로 동작한다고 보면 된다.
RK 는 하나의 CH 안에서 하나의 Chip 처럼 동작하는지 여부를 말한다고 볼 수 있다.

가령 1개의 PKG 안에 2개의 Die 가 있다고 한다면 (CS Pin 이 2개), 이는 2CH 1RK 로 동작할 수 도 있고, 1CH 2RK 로 동작할 수도 있다. ( PKG 제작시 Bonding 을 다르게 한다)

(1) 2CH 1RK 가 의미하는 것은 2개의 Die 중 1개의 Die 가 곧 1개의 CH 이 되고, 그래서 2CH 이 되는 것이며, 각각의 CH 안에서 Die 1개가 동작을 하기에 1RK 가 된다.
(2) 1CH 2RK 가 의미하는 것은 2개의 Die 가 1개의 CH 로 묶여지고, 결국 1개의 CH 내의 2개의 Die 가 하나처럼 동작하기에 2RK 가 된다.
(3) I/O 관점에서 각 CH 은 각각의 I/O Pin 을 갖고 있으나, RK 는 I/O 를 공유한다. 하여 I/O Pin 은 _A 와 _B 의 CH 로는 구분이 되어 있으나, RK는 구분되어 있지 않다.

4. 2CHANNEL & 2RANK 의 예시

좀 더 명확히 이해하기 위해서는 2CH 2RK 를 통해 알 수 있다.
2CH 2RK 는 총 4개의 Die 가 들어가고, CS Pin 은 총 4개 (CS0_A, CS1_A, CS0_B, CS1_B) 이다.
4개의 Die 를 각각 ① ② ③ ④ 라고 했을 때, ① ② 가 하나의 CH 이 되고, ③ ④ 가 또하나의 CH 이 되어 2CH 이 된다. 하나의 CH 은 해당 CH 고유의 I/O Pin (DQ Pin) 을 갖는다.
그리고 ① ② 가 1개의 CH 일 때, ① 이 하나의 RK 가 되고, ② 가 또하나의 RK 가 된다. 그래서 제품의 구성이 2CH 2RK 가 된다고 보면 된다.

① 과 ② 는 하나의 CH 로써 하나처럼 동작한다. 이때 하나처럼 동작한다는 것은 DQ 를 공유한다고 보면 된다.
① 은 DQ0_A, DQ1_A, DQ2_A … 를 사용하고, ②도 DQ0_A, DQ1_A, DQ2_A … 를 사용한다.
③ 은 DQ0_B, DQ1_B, DQ2_B… 를 사용하고, ④ 도 DQ0_B, DQ1_B, DQ2_B… 를 사용한다.
정리하자면 어떤 Die 를 사용할지는 어떤 CS Pin 이 Active 되는지에 따라 달라지며, 그 선택된 Die 는 그 Die 가 속해있는 CH 내에서 해당 DQ 를 통해 Data In/Out 이 된다고 보면 된다.
즉, ① 이 선택되면 CH A 로써 DQx_A 를 통해 Data In/Out 이 되며, ④ 를 선택하면 CH B 로써 DQx_B 를 통해 Data In/Out 이 된다.

5. LPDDR4 의 Data Bus

LPDDR4 Die 는 x8 과 x16 제품이 있으며, 그 중에서도 x16 이 일반적으로 쓰인다고 알고 있다.
x16 Bus 의 Die 를 기준으로 설명을 해보자면, PKG 내에 Die 가 2개 들어있을 때, 2CH 1RK 로 구성되면 x32 가 된다. 한편 1CH 2RK 로 구성되면 이는 x16 이 된다.
(위에서 설명했듯 RK 는 DQ 를 공유하기에 그렇다)
결과적으로 CH 이 2개로 증가하면 Data bus 는 두배로 증가하게 된다. Data bus 에 있어서 RK 는 아무런 영향을 주지 않는다.

6. 참고사항

LPDDR2, 3 에서도 간혹 CH을 언급하는 경우가 있는데, 엄밀히 얘기하면 통상 LPDDR2, 3 에서 말하는 CH개념은 LPDDR4 의 RK 라고 보시는게 좋다.
LPDDR2, 3 를 굳이 LPDDR4 의 개념으로 얘기하자면 1 CH 만 존재했다고 보면 된다. 물론 이 또한 100% 딱 맞아 떨어지는건 아니기에, CS 의 개념만을 사용하는 것이 가장 적합하다.
LPDDR4 에서 하나의 CH 에서 x16 을 구성하고, 또다른 CH 에서 x16 을 구성하여 합쳐서 x32 가 구성되는 반면, LPDDR2, 3 에서는 Data bus 관점에서는 1개의 CH로만 구성할 수 있어, 결과적으로 x16 Die 가 두개가 있다한들 이는 PKG 상태에서 결국 x16 제품이 된다.