SER 시험의 불량 유형 및 메커니즘

Contents Table

반도체에서 방사선(알파입자, 중성자 등)에 의해 발생하는 Soft Error를 측정하는 SER 시험 (Soft Error Rate) 에서, 일반적으로 많이 언급되는 불량 유형은 크게 SBU(Single Bit Upset)와 MCU(Multi Cell Upset)입니다. 하지만 이외에도 좀 더 넓은 범위에서 보면 여러 종류의 ‘Single Event’(하나의 방사선 입자 충돌로 발생하는 단발성 현상) 불량이 존재합니다. 이번 글에서는 SER 시험의 불량 유형과 매커니즘에 대해서 정리해보고자 합니다.

반도체 시스템에서 Upset(비트 전환 오류)이 발생하는 상황 자체는 모두 ‘에러’라고 볼 수 있습니다. 하지만 실제로 제품 신뢰성을 높이고, 에러를 어떻게 대응하고 고칠 것인지(에러 정정 기술, 설계 방식 등)를 결정하려면, 오류가 발생하는 양상(한 비트만 뒤집혔는지, 여러 비트가 동시에 뒤집혔는지)을 구분하는 것이 매우 중요합니다.

대표적인 불량 : SBU 와 MCU

반도체 메모리나 플립플롭 같은 저장 소자에서 방사선(예: 알파입자)이 들어와서 비트를 뒤집어버리는 현상을 통틀어 ‘비트 업셋(Bit Upset)’이라고 부릅니다. 이때, 한 번의 방사선 입자로 인해 한 비트만 뒤집히면 이를 SBU(Single Bit Upset), 여러 개의 인접한 비트가 동시에 뒤집히면 이를 MCU(Multi Cell Upset) 라고 합니다.

1. SBU (Single Bit Upset)이란?

정의: 단 하나의 셀(메모리 셀, 플립플롭 등)만 뒤집혀서 원래 값(0 → 1 또는 1 → 0)이 바뀌는 현상입니다.
매커니즘:
1. 알파입자 등 고에너지 입자가 반도체 내부에 들어옴
2. 충돌 위치 주변에서 전자-정공 쌍이 생김 (즉, 많은 양의 전기적 충전이 발생)
3. 이 충전이 한 개의 기억소자(셀)에만 영향을 줘서 그 셀의 값이 뒤집힘

이처럼 한 번의 충돌로 오직 한 비트만 오류가 나면 SBU라고 부릅니다.

2. MCU (Multi Cell Upset)이란?

정의: 한 번의 방사선 입자 충돌로 인해 여러 개의 인접한 셀들(또는 메모리 비트)이 동시에 뒤집히는 현상입니다.
매커니즘:
1. SBU와 마찬가지로 고에너지 입자가 들어와 전자-정공 쌍을 만들지만,
2. 이때 생성된 전자-정공들이 가까이 붙어있는 여러 셀들에 동시에 흘러가 버림
3. 그 결과 여러 비트가 순식간에 집단으로 뒤집히게 됨

특히 반도체 공정이 미세화되어 셀들이 서로 가까워지면, 한 번의 충돌로 영향을 받는 범위가 넓어져서 SER 시험에 의해 MCU가 더 잘 발생할 수 있습니다.

3. SBU와 MCU 는 왜 발생할까?

셀이 서로 가까이 붙어 있으면, 충돌 에너지로 인해 여러 셀에 동시에 영향을 주어 MCU가 발생할 가능성이 높아집니다.
고에너지 입자(알파입자, 우주선에서 온 중성자 등)가 반도체를 때리면, 입자가 지나가는 경로를 따라 전자-정공 쌍이 다량 생성됩니다. 메모리 셀은 아주 적은 양의 전하로 정보를 저장하는데, 이 전하의 균형이 깨지면 비트 값이 뒤집혀 버립니다.

SER 시험 불량 유형 분류의 중요성

반도체 시스템에서 Upset(비트 전환 오류)이 발생하는 상황 자체는 모두 ‘에러’라고 볼 수 있습니다. 하지만 실제로 제품 신뢰성을 높이고, 에러를 어떻게 대응하고 고칠 것인지(에러 정정 기술, 설계 방식 등)를 결정하려면, 오류가 발생하는 양상(한 비트만 뒤집혔는지, 여러 비트가 동시에 뒤집혔는지)을 구분하는 것이 SER 시험에서 매우 중요합니다.

1. 에러 대응(에러 정정 기술, ECC) 전략이 달라짐

SBU (Single Bit Upset)의 경우, 일반적인 단일 비트 에러 정정 코드(ECC)로 충분히 복구가 가능한 경우가 많습니다. 예를 들어 간단한 패리티 체크나 Hamming 코드 같은 기술을 적용하기 용이하죠.
MCU (Multi Cell Upset)가 발생하면, 한 번에 여러 비트가 동시에 뒤집히기 때문에 단순한 단일비트 ECC로는 교정이 안 될 수 있습니다. 그만큼 더 복잡한 에러 정정 코드 또는 특수 설계 기법이 필요해집니다.

즉, SBU인지 MCU인지에 따라 요구되는 에러 정정 및 예방책의 복잡도가 달라지기 때문에 SER 시험 결과상 업셋 유형을 나눕니다.

2. 설계 및 공정 기술 최적화 방향 결정

SBU는 “셀 한 개당 저장된 전하량”이나 “입자 충돌에 대한 내성”을 높이면 비교적 쉽게 줄일 수 있습니다.
MCU는 셀들이 밀집되어 있어서 한 번의 방사선 충돌에 여러 셀이 영향을 받는 경우입니다. 따라서, “레이아웃(셀 배치) 설계”나 “공정(제조기술)의 격리 구조” 등을 재검토하고, 가까운 셀 간 간섭을 줄이기 위한 물리적·회로적 분리 기법이 필요합니다.

결국 SER 시험 결과상 MCU가 많이 발생하는지 적게 발생하는지에 따라, 설계·공정에서 어디를 더 집중적으로 개선해야 할지 결정할 수 있습니다.

3. 신뢰성 분석과 예측 모델에서 중요

회사나 연구소에서는 제품 신뢰성(Reliability)을 평가할 때, “몇 번의 충돌에 어느 정도 에러가 나는지”를 모델링해야 합니다. 이때 SBU 발생 빈도와 MCU 발생 빈도가 다르게 나타나면, 모델 상의 예측치(시스템 다운 가능성 등)도 달라집니다.
SER 시험에서 “SBU가 99%고, MCU는 1%다”와 “SBU가 70%, MCU가 30%다”는 시스템 운영 측면에서 전혀 다른 시나리오를 의미합니다. MCU가 많으면 단순 ECC로는 대응 어려운 상황이 잦아지니까요.

4. 사용 환경 및 적용 분야별 요구사항 충족

항공우주, 의료기기, 데이터센터 등 고신뢰성이 필요한 곳에서는 SBU에만 대비하는 수준으로는 부족할 수 있습니다. MCU까지 철저히 대비해야 하죠.
반면, 일반 소비자용 기기에서는 MCU가 일어날 확률이 낮다면(혹은 일어나더라도 시스템 전체 문제로 이어질 확률이 낮다면) 더 가벼운 방식으로 대응할 수 있습니다.

반도체 SER (Soft Error Rate) 핵심 정리 5가지

그 외 SER 시험 불량 유형

1. Single Event Transient (SET)

정의
로직 회로(조합논리)에서 일시적인 전압 파형(스파이크)이 발생하는 현상입니다. 저장 소자가 아닌 게이트(로직 회로) 레벨에서 순간적으로 잘못된 신호가 발생하여, 다음 단계의 플립플롭이 그 순간의 오류를 샘플링하면 논리 오동작으로 이어집니다.
특징
- 저장 소자(메모리)에서 직접 비트가 바뀌는 것이 아니라, 회로 상에서 순간적인 잡음 형태로 튀었다가 사라집니다.
- 클럭 타이밍 등과 맞물려 실제 시스템 오류로 이어지기도 하고, 그렇지 않고 그냥 흘러가버리기도 합니다.

2. Single Event Latch-up (SEL)

정의
CMOS 공정에서 기판(P-substrate)과 웰(N-well) 사이에 寄生(parasitic) 소자(트랜지스터 구조)가 존재하는데, 고에너지 입자가 이 구조를 트리거해서 지속적인 전류 경로가 형성되는 현상입니다.
특징
- 일단 latch-up 상태가 되면, 외부에서 전원을 꺼서 초기화하지 않는 이상 큰 전류가 계속 흘러 소자를 파괴하거나 시스템에 이상을 일으킬 수 있습니다.
- 소자를 보호하기 위해 회로/공정에서 웰·기판 격리, 가드링(Guard Ring), Latch-up 보호 설계 등을 적용합니다.

3. Single Event Functional Interrupt (SEFI)

정의
메모리나 프로세서, FPGA 등의 내부 제어 로직(예: 컨트롤러, 상태머신)에 오류가 발생하여 전체 기능이 중단되거나 비정상 동작으로 빠지는 현상입니다.
특징
- 단순 비트 에러와 달리, 디바이스 자체의 제어부가 꼬여버려서 시스템 리셋이 필요해질 수 있습니다.
- 메모리 칩이라면 “셀의 데이터가 깨진” 상황과는 별개로, 내부 제어회로가 비정상이 되어 읽기/쓰기가 제대로 안 되는 상태가 될 수 있습니다.

4. Single Event Burnout (SEB), Single Event Gate Rupture (SEGR) 등

정의
주로 전력 소자나 고전압 트랜지스터에서 나타나는 현상으로,
- SEB(소자 소손): 고에너지 충돌로 인해 파워 트랜지스터가 영구 손상
- SEGR(게이트 절단): MOSFET 게이트 산화막이 파괴되어 소자 기능 상실
특징
- 메모리나 로직 회로에서 흔히 보는 ‘소프트 에러’와 달리, 물리적·영구적 손상을 유발합니다.
- 고전압/고전력 분야에서 중요한 신뢰성 이슈입니다.

5. Hard Failure / Stuck Bit

엄밀히 말하면 SET, SEU(업셋) 같은 단발성 오류(Soft Error)와는 구분되지만, 방사선 충돌이 누적되면서 어떤 셀이 영구적으로 동작 불능이 되어 버리면 이를 Hard Failure 혹은 Stuck Bit라고 부르기도 합니다.
한 번 고장 난 셀은 더 이상 원래 값이 복원되지 않으므로, 소프트 에러(일시적 오류)와 달리 장치가 실제로 손상된 상태가 됩니다.

정리하며

SER 시험에서 Upset 자체는 모두 에러지만, 단일 비트 에러(SBU)인지, 복수 비트 에러(MCU)인지에 따라 에러를 고치거나 예방하는 방식이 달라집니다. 또한 여러 비트가 한꺼번에 망가지는 MCU가 많아지면 훨씬 복잡한 에러 정정 기술, 레이아웃 설계, 공정 기술이 필요하기 때문에, 제품 기획·설계·검증 단계에서 에러 유형별 통계와 분석이 필수적입니다.
이런 이유로 반도체 업계에서는 Upset을 구체적으로 SBU와 MCU로 구분해서 다룹니다.

SER 시험을 진행할 때 주로 관심을 두는 것은 SBU나 MCU 같은 “메모리 비트 업셋”입니다.
이것들이 전체 소프트 에러의 큰 비중을 차지하고, 메모리 칩·CPU 레지스터 등에서 많이 나타나니까요.
하지만 실제 반도체 시스템 신뢰성 전반을 보면, SBU/MCU 이외에 SET, SEL, SEFI 등이 존재하고, 파워 디바이스 쪽으로 가면 SEB, SEGR처럼 물리적 파괴로 이어지는 현상도 있습니다.