핵심 아날로그 블록, PLL과 ADC와 LDO가 하는 일

도시가 돌아가려면 화려한 빌딩만으로는 부족합니다. 모두가 같은 시각에 맞춰 움직이게 하는 표준 시계, 바깥에서 들어오는 물자를 도시의 규격으로 바꾸는 세관, 깨끗한 물을 일정한 수압으로 공급하는 정수장 같은 기반 시설이 있어야 하죠. 눈에 띄지 않지만 하나라도 멈추면 도시 전체가 마비됩니다.

칩 안에도 이런 기반 시설이 있습니다. 정확한 클록을 만드는 PLL, 바깥의 아날로그 신호를 숫자로 바꾸는 ADC, 깨끗한 전압을 공급하는 LDO죠. 이 글에서는 이 세 가지 핵심 아날로그 블록이 각각 어떤 원리로 동작하고, 어떤 성능이 중요한지 정리합니다.

칩 속의 기반 시설, 아날로그 블록

요즘 칩은 대부분 디지털 회로로 채워져 있지만, 그 주변에는 반드시 아날로그 블록이 함께 들어갑니다. 대표적인 것이 위상 고정 루프인 PLL(Phase-Locked Loop), 아날로그-디지털 변환기인 ADC(Analog-to-Digital Converter), 저손실 선형 레귤레이터인 LDO(Low-Dropout Regulator)입니다.

세 블록은 하는 일이 전혀 다릅니다. PLL은 시간을, ADC는 신호를, LDO는 전원을 책임지죠. 도시로 치면 표준 시계, 세관, 정수장에 해당합니다.

디지털 칩이 혼자 설 수 없는 이유

디지털 회로는 클록에 맞춰 움직입니다. 그런데 칩 밖에서 들어오는 기준 클록은 보통 수정 발진기에서 나오는 비교적 낮은 주파수라, 칩 안에서 필요한 높은 주파수로 정확하게 높여 줄 장치가 필요하죠. 또 센서나 안테나에서 들어오는 신호는 연속적인 아날로그 값이라 그대로는 계산할 수 없습니다.

전원도 문제입니다. 배터리나 외부 전원의 전압은 칩 내부 회로가 원하는 전압과 다르고, 다른 회로가 만든 잡음이 섞여 있기도 하죠. 디지털 회로가 아무리 뛰어나도 시간, 신호, 전원이라는 기반이 흔들리면 오동작합니다. 그래서 핵심 아날로그 블록은 칩 성능의 바닥을 받치는 역할을 합니다.

PLL, ADC, LDO의 동작 원리

PLL: 기준 클록을 원하는 주파수로 높인다

PLL은 피드백으로 출력 클록의 위상을 기준 클록에 고정하는 회로입니다. 출력 주파수를 분주기로 나눈 신호가 기준 클록과 같아지도록 계속 조정하기 때문에, 분주비만큼 높은 주파수를 안정적으로 얻을 수 있죠.

PLL에서 가장 중요한 성능은 클록 가장자리가 이상적인 시각에서 얼마나 흔들리는지를 나타내는 지터(Jitter)입니다. 지터가 크면 디지털 회로의 타이밍 여유가 줄고, 고속 통신에서는 데이터를 잘못 읽게 되죠.

ADC: 연속 신호를 숫자로 바꾼다

ADC는 연속적인 전압을 일정한 시간 간격으로 잘라 읽는 샘플링(Sampling)과, 읽은 값을 정해진 단계 중 하나로 반올림하는 양자화(Quantization)를 거쳐 숫자로 바꿉니다. 1초에 몇 번 읽느냐가 샘플링 속도, 몇 단계로 나누느냐가 해상도(비트 수)죠.

ADC는 구조에 따라 성격이 다릅니다. 이진 탐색처럼 한 비트씩 정하는 SAR 방식은 전력 효율이 좋고, 여러 단계로 나눠 처리하는 파이프라인 방식은 빠르며, 과샘플링과 잡음 성형을 쓰는 시그마-델타 방식은 높은 해상도에 강합니다. 비교기를 병렬로 늘어놓는 플래시 방식은 가장 빠르지만 비트 수가 늘수록 면적과 전력이 급격히 커지죠.

LDO: 깨끗하고 일정한 전압을 만든다

LDO는 입력 전압을 조금 낮춰 일정한 출력 전압을 만드는 선형 레귤레이터입니다. 기준 전압과 출력 전압을 오차 증폭기로 비교하고, 그 결과로 패스 트랜지스터를 조절해 출력을 일정하게 유지하죠. 이름의 ‘Low-Dropout’은 입력과 출력의 전압 차이가 작아도 동작한다는 뜻입니다.

LDO의 강점은 출력이 깨끗하다는 점입니다. 스위칭을 하지 않으니 스위칭 잡음이 없고, 입력에 섞인 잡음을 걸러 내는 능력도 좋아 PLL이나 ADC처럼 민감한 회로의 전원으로 많이 쓰이죠. 다만 남는 전압을 열로 버리기 때문에 입력과 출력 전압 차이가 크면 효율이 떨어집니다.

블록마다 다른 성능 지표와 설계 난제

세 블록은 평가하는 기준도 다릅니다. PLL은 지터와 위상 잡음, 고정에 걸리는 시간, ADC는 해상도와 샘플링 속도, 실제 유효 비트 수, LDO는 출력 전압의 정확도와 부하 변화에 대한 응답 속도, 전원 잡음 제거비(PSRR)가 중요하죠.

공통된 어려움은 디지털 회로와 한 칩에 함께 산다는 점입니다. 수십억 개 트랜지스터가 동시에 스위칭하며 만드는 잡음이 기판과 전원선을 타고 아날로그 블록으로 넘어오죠. 그래서 배치 거리, 전원 분리, 차폐가 회로 설계만큼 중요합니다. 흔히 LDO가 스위칭 레귤레이터보다 무조건 낫다고 생각하기도 하지만, 큰 전압 차이를 낮출 때는 효율이 좋은 스위칭 방식으로 먼저 낮추고 LDO로 잡음을 다듬는 조합이 일반적입니다.

핵심 아날로그 블록이 쓰이는 곳

PLL은 프로세서의 클록, 메모리 인터페이스, 고속 직렬 통신, 무선 통신의 주파수 합성까지 거의 모든 칩에 들어갑니다. ADC는 스마트폰의 마이크와 카메라, 무선 수신기, 자동차 센서, 의료 기기처럼 현실 신호를 읽는 모든 곳에 있죠. LDO는 칩 안팎에서 민감한 회로의 전원을 지키는 마지막 관문 역할을 합니다.

이 블록들은 독립 칩으로 팔리기도 하고, 시스템 반도체 안에 IP로 통합되기도 합니다. 고성능 PLL이나 고속 ADC는 설계 난도가 높아 전문 IP 회사의 제품을 사서 쓰는 경우도 많죠. 결국 핵심 아날로그 블록의 품질이 칩 전체의 완성도를 결정하는 경우가 적지 않습니다.

세 블록 비교 표

구분	PLL	ADC	LDO
책임지는 것	시간 (클록)	신호 (변환)	전원 (전압)
입력과 출력	기준 클록 → 높은 주파수 클록	아날로그 전압 → 디지털 숫자	불안정한 전압 → 일정한 전압
핵심 구성	PFD, 차지 펌프, 루프 필터, VCO, 분주기	샘플·홀드, 비교기, 변환 로직	기준 전압, 오차 증폭기, 패스 트랜지스터
주요 지표	지터, 위상 잡음, 고정 시간	해상도, 샘플링 속도, 유효 비트 수	드롭아웃 전압, PSRR, 부하 응답
도시에 비유하면	표준 시계	세관	정수장

핵심 정리

핵심 아날로그 블록인 PLL, ADC, LDO는 각각 칩의 시간, 신호, 전원을 책임집니다. PLL은 피드백으로 기준 클록을 원하는 주파수로 높이고, ADC는 샘플링과 양자화로 현실의 신호를 숫자로 바꾸며, LDO는 오차 증폭기와 패스 트랜지스터로 깨끗한 전압을 만들죠. 세 블록 모두 디지털 잡음 속에서 정밀도를 지켜야 한다는 공통 과제를 안고 있습니다.

표준 시계와 세관, 정수장이 멈추면 도시가 멈추듯, 이 세 블록이 흔들리면 칩 전체가 흔들립니다. 칩의 블록도를 볼 때 화려한 프로세서 옆에 있는 작은 아날로그 블록들까지 함께 살펴보면, 칩이 실제로 어떻게 살아 움직이는지 훨씬 입체적으로 보입니다.

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