DRC와 LVS, 레이아웃을 공장에 넘기기 전 검사

건물을 지으려면 착공 전에 두 가지 심사를 받습니다. 하나는 건축 법규를 지켰는지 보는 심사입니다. 건물 사이 간격, 복도 폭, 계단 높이가 기준에 맞는지 따지죠. 다른 하나는 실제 시공 도면이 건축주가 승인한 설계도와 똑같은지 확인하는 일입니다. 법규를 다 지켜도 방 하나가 빠졌다면 엉뚱한 건물이 됩니다.

칩 레이아웃도 공장에 넘기기 전에 똑같은 두 심사를 거칩니다. 공정 규칙을 지켰는지 보는 DRC, 레이아웃이 원래 회로와 같은지 보는 LVS죠. 이 글에서는 DRC와 LVS가 각각 무엇을 검사하고, 어떤 오류가 자주 나오며, 왜 테이프아웃 전 필수 관문인지 정리합니다.

레이아웃과 물리 검증이란

레이아웃(Layout)은 칩을 만들기 위한 실제 도형 데이터입니다. 트랜지스터를 이루는 확산층과 게이트, 그 위를 지나는 여러 층의 금속 배선과 층 사이를 잇는 비아가 모두 다각형으로 그려지죠. 이 데이터가 그대로 포토마스크가 되어 웨이퍼에 새겨집니다.

레이아웃을 공장에 넘기기 전에 이 도형들이 제대로 만들어질 수 있는지, 원래 의도한 회로와 일치하는지 확인하는 과정을 물리 검증(Physical Verification)이라고 부릅니다. 그 중심에 있는 두 검사가 DRC와 LVS죠.

눈으로는 확인할 수 없는 이유

최신 칩의 레이아웃에는 수십억 개의 도형이 들어갑니다. 사람이 화면을 보며 하나씩 확인하는 것은 불가능하죠. 게다가 파운드리가 제공하는 설계 규칙은 미세 공정으로 갈수록 수천 가지로 늘어나고, 도형의 모양과 주변 환경에 따라 달라지는 복잡한 규칙도 많습니다.

한 번 마스크를 만들고 웨이퍼를 생산한 뒤에 오류를 발견하면, 시간과 비용을 크게 잃습니다. 첨단 공정일수록 마스크 한 세트의 비용이 매우 크기 때문이죠. 그래서 DRC와 LVS는 전용 소프트웨어로 레이아웃 전체를 자동 검사하고, 오류가 하나라도 남으면 테이프아웃하지 않는 것을 원칙으로 합니다.

DRC와 LVS의 원리

DRC: 공정이 만들 수 있는 도형인가

DRC(Design Rule Check, 설계 규칙 검사)는 레이아웃의 도형이 파운드리의 제조 규칙을 지켰는지 검사합니다. 선이 너무 가늘면 끊어지고, 너무 가까우면 붙어 버리며, 비아가 금속에 충분히 덮이지 않으면 연결이 불안정해지죠. 이런 위험을 막기 위해 공정마다 최소 폭, 최소 간격, 겹침 같은 규칙이 정해져 있습니다.

LVS: 의도한 회로와 같은가

LVS(Layout Versus Schematic, 레이아웃 대 회로도 검사)는 레이아웃에서 회로를 거꾸로 추출해, 원래 회로도나 넷리스트와 비교하는 검사입니다. 도구는 도형이 겹치는 모양을 보고 트랜지스터와 저항, 커패시터를 알아내고, 배선을 따라가며 연결 관계를 만들어 내죠.

이렇게 추출한 회로와 원래 회로를 비교해 소자의 종류와 크기, 연결이 모두 같은지 확인합니다. 건축으로 치면 시공 도면에서 방과 문의 배치를 거꾸로 읽어 내 승인된 설계도와 대조하는 셈이죠. DRC를 모두 통과해도 LVS가 틀리면, 공장에서는 아무 문제 없이 만들어지지만 전혀 다른 회로가 나옵니다.

자주 나오는 오류와 검증의 어려움

DRC에서는 간격 위반과 밀도 위반이 흔합니다. 배선이 몰리는 곳에서는 간격을 지키기 어렵고, 금속이 너무 비거나 몰린 영역은 더미 도형을 채워 밀도를 맞추죠. LVS에서는 서로 다른 신호선이 붙어 버린 단락(Short)과 이어져야 할 선이 끊어진 개방(Open), 소자 크기 불일치, 전원 연결 누락이 대표적입니다.

흔히 자동 배치·배선 도구로 만든 레이아웃은 DRC와 LVS 오류가 없다고 생각하지만, 실제로는 블록을 합치는 경계, 수작업으로 고친 부분, 아날로그 블록과 디지털 블록이 만나는 곳에서 오류가 자주 생깁니다. 오류 수천 개가 사실은 한 가지 원인에서 번진 경우도 많아, 원인을 묶어서 추적하는 경험이 중요하죠.

함께 쓰는 검증과 산업의 의미

DRC와 LVS 외에도 물리 검증에는 여러 검사가 함께 쓰입니다. 전원과 접지 연결, 정전기 보호 회로 같은 전기적 규칙을 보는 ERC, 실제 배선의 저항과 커패시턴스를 뽑아 타이밍과 전력 분석에 넘기는 기생 성분 추출(PEX), 수율을 높이기 위한 권장 규칙을 보는 DFM 검사가 대표적이죠.

물리 검증 규칙 파일은 파운드리가 공정마다 만들어 제공하며, 이 규칙이 곧 설계와 제조를 잇는 약속입니다. 그래서 레이아웃 엔지니어, 백엔드 엔지니어, 아날로그 설계자 모두에게 DRC와 LVS는 기본 소양이고, 파운드리 입장에서는 고객이 정확한 데이터를 넘기게 하는 품질 관문이 됩니다.

DRC와 LVS 비교 표

구분	DRC	LVS
묻는 질문	공장에서 만들 수 있는 도형인가	의도한 회로와 같은가
비교 기준	파운드리의 설계 규칙	회로도 또는 넷리스트
입력	레이아웃, 규칙 파일	레이아웃, 회로도, 추출 규칙
대표 오류	폭·간격 위반, 밀도, 안테나	단락, 개방, 소자 크기 불일치
놓치면 생기는 일	제조 불량, 수율 저하	다른 회로가 만들어져 기능 불량
건축에 비유하면	건축 법규 심사	설계도와 시공 도면 대조

핵심 정리

DRC와 LVS는 레이아웃을 공장에 넘기기 전에 반드시 통과해야 하는 물리 검증입니다. DRC는 도형이 파운드리의 폭, 간격, 감싸기, 밀도, 안테나 규칙을 지켰는지 보고, LVS는 레이아웃에서 추출한 회로가 원래 회로도와 같은지 확인하죠. 하나는 ‘만들 수 있는가’를, 다른 하나는 ‘맞게 만들었는가’를 묻습니다.

건축 법규를 지키고 설계도와도 일치해야 착공할 수 있듯, 칩도 두 심사를 모두 통과해야 테이프아웃할 수 있습니다. 오류 보고서를 볼 때 이 오류가 제조 가능성의 문제인지, 회로 일치의 문제인지부터 나누면 원인을 훨씬 빠르게 좁힐 수 있습니다.

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