칩렛 설계, 하나의 큰 칩을 쪼개는 이유와 장단점

건물 전면을 통유리 한 장으로 덮으면 보기에는 시원합니다. 하지만 한쪽 귀퉁이에 금이 하나만 가도 그 거대한 유리를 통째로 갈아야 하죠. 유리가 클수록 운반도 어렵고 깨질 확률도 높아집니다. 그래서 큰 창은 작은 유리 여러 장을 틀에 끼워 만드는 경우가 많습니다.

반도체도 비슷한 선택에 서 있습니다. 모든 기능을 거대한 칩 하나에 넣는 대신, 기능별로 작은 칩을 여러 개 만들어 한 패키지 안에서 이어 붙이는 방식이 확산되고 있죠. 이것이 칩렛입니다. 이 글에서는 칩렛 설계가 등장한 배경과 연결 방식, 그리고 그 장점과 새로 생긴 숙제를 정리합니다.

칩렛이란 무엇인가

칩렛(Chiplet)은 하나의 큰 시스템을 기능 단위로 나눠 만든 작은 칩, 그리고 그 작은 칩들을 한 패키지 안에서 고속으로 연결해 하나의 칩처럼 동작하게 하는 설계 방식을 말합니다. 모든 기능을 한 장의 실리콘에 넣는 기존 방식은 모놀리식(Monolithic) 설계라고 부르죠.

예를 들어 연산 코어, 입출력, 메모리 인터페이스를 각각 별도의 칩렛으로 만들고, 이를 한 기판 위에 나란히 놓거나 위아래로 쌓아 연결합니다. 핵심은 쪼개서 만들고, 패키지에서 다시 합친다는 발상입니다.

큰 칩 하나가 한계에 부딪힌 이유

수율의 벽

웨이퍼에는 일정한 확률로 결함이 흩어져 있습니다. 칩 면적이 클수록 결함 하나를 품을 확률이 높아져 양품 비율, 곧 수율이 급격히 떨어지죠. 통유리가 클수록 금이 갈 확률이 높은 것과 같습니다. 큰 칩 하나를 작은 칩 여러 개로 나누면, 결함이 있는 작은 칩만 버리면 되므로 같은 웨이퍼에서 쓸 수 있는 실리콘이 늘어납니다.

크기와 비용의 벽

노광 장비가 한 번에 찍을 수 있는 면적에는 한계가 있습니다. 이를 레티클 한계(Reticle Limit)라고 하며, 칩 하나는 이보다 크게 만들 수 없죠. 인공지능 칩처럼 더 많은 연산기를 넣고 싶어도 칩 하나로는 크기가 막힙니다.

비용도 문제입니다. 최첨단 공정은 웨이퍼 값이 매우 비싼데, 칩 안의 모든 회로가 최첨단 공정의 이득을 보는 것은 아니죠. 입출력이나 아날로그 회로는 미세화의 이득이 작아, 비싼 공정에서 만들면 돈만 더 듭니다. 칩렛으로 나누면 연산 코어만 최첨단 공정으로, 나머지는 저렴한 성숙 공정으로 만들 수 있습니다.

칩렛 설계의 구조와 연결 방식

칩렛 설계에서 가장 중요한 것은 연결입니다. 칩 안의 배선만큼은 아니어도, 칩렛 사이를 아주 촘촘하고 빠르게, 그리고 적은 전력으로 이어야 하나의 칩처럼 동작하죠.

칩렛 사이의 통신 규격도 중요합니다. 회사마다 다른 연결 방식을 쓰면 서로 다른 회사의 칩렛을 섞어 쓸 수 없기 때문에, 2022년에는 여러 기업이 참여한 칩렛 연결 표준 UCIe(Universal Chiplet Interconnect Express)가 발표되었습니다.

장점과 새로 생긴 숙제

칩렛의 장점은 크게 네 가지입니다. 작은 칩으로 나눠 수율이 오르고, 기능마다 알맞은 공정을 고를 수 있으며, 레티클 한계를 넘는 큰 시스템을 만들 수 있고, 검증된 칩렛을 여러 제품에 재사용해 개발 기간을 줄일 수 있죠. 코어 칩렛의 개수만 바꿔 다양한 등급의 제품을 만드는 전략도 가능합니다.

하지만 새로운 숙제도 생겼습니다. 칩렛 사이를 오가는 신호는 칩 내부보다 느리고 전력을 더 쓰고, 첨단 패키징 비용과 공정 난도도 높아집니다. 하나라도 불량인 칩렛이 섞이면 패키지 전체를 버려야 하니, 패키징 전에 각 칩렛이 양품인지 확실히 가려내는 KGD(Known Good Die) 테스트가 중요해지죠. 열이 한곳에 몰리고 재료마다 열팽창이 달라 휨이 생기는 문제도 관리해야 합니다.

그래서 칩렛은 언제나 모놀리식보다 유리하다고 보기는 어렵습니다. 작은 칩이나 대량 생산되는 저가 칩은 여전히 모놀리식이 더 효율적인 경우가 많고, 칩렛은 크고 비싼 고성능 칩에서 특히 이득이 커집니다.

표준화와 산업의 의미

칩렛은 반도체 산업의 경쟁 축을 옮겨 놓고 있습니다. 예전에는 공정 미세화가 성능을 끌어올리는 주된 수단이었다면, 이제는 어떤 칩렛을 어떤 공정으로 만들어 어떻게 패키징하느냐가 함께 중요해졌죠. 그래서 파운드리, 패키징 회사, 설계 회사의 협력이 더 긴밀해지고 있습니다.

표준이 자리 잡으면 서로 다른 회사의 칩렛을 레고처럼 조합하는 시장이 열릴 수 있다는 기대도 있습니다. 다만 테스트, 보안, 책임 소재 같은 문제가 함께 풀려야 하죠. 칩렛 설계는 설계, 공정, 패키징을 하나의 시스템으로 보는 시각을 엔지니어에게 요구하고 있습니다.

모놀리식과 칩렛 비교 표

구분	모놀리식	칩렛
구성	모든 기능을 한 장의 실리콘에	기능별 작은 칩을 패키지에서 연결
수율	칩이 클수록 급격히 하락	작은 칩 단위라 상대적으로 높음
공정 선택	칩 전체가 같은 공정	칩렛마다 다른 공정 가능
크기 한계	레티클 한계에 묶임	여러 칩렛으로 확장 가능
내부 통신	빠르고 전력 효율이 높음	칩렛 간 연결의 지연과 전력 부담
새 과제	대형 칩 수율과 비용	패키징 비용, KGD, 열과 휨

핵심 정리

칩렛은 큰 시스템을 기능별 작은 칩으로 나눠 만들고 패키지 안에서 다시 이어 붙이는 방식입니다. 대형 칩의 수율 하락, 레티클 한계, 최첨단 공정의 높은 비용이 칩렛 설계가 등장한 배경이죠. 인터포저, 브리지, 3D 적층으로 칩렛을 잇고 UCIe 같은 표준이 생겨났지만, 칩렛 간 통신 부담과 패키징 비용, KGD 테스트, 열 관리라는 숙제도 함께 따라왔습니다.

통유리 대신 작은 유리 여러 장으로 큰 창을 만들 듯, 칩렛은 작고 튼튼한 조각으로 거대한 칩을 만듭니다. 새로운 고성능 칩 소식을 볼 때 ‘이 칩은 몇 조각으로 나뉘었고 무엇으로 이어 붙였는가’를 물어보면, 공정과 패키징이 함께 만들어 낸 성능이 보이기 시작합니다.

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