고속 인터페이스 테스트, HBM과 PCIe가 어려운 이유

예전 고속도로 톨게이트에서는 차가 멈춰 서서 요금을 냈지만, 하이패스는 차가 달리는 속도 그대로 단말기와 신호를 주고받습니다. 그래서 하이패스가 제대로 작동하는지는 차를 세워 놓고 확인할 수 없죠. 실제 속도로 지나가게 하고, 그 속도를 따라잡는 장비로 봐야 합니다.

칩의 입출력도 비슷합니다. DDR, PCIe, HBM 같은 인터페이스는 초당 수십억 번 신호가 바뀌고, 이 속도에서 오류 없이 데이터를 주고받는지 확인하는 일이 고속 인터페이스 테스트입니다. 이 글에서는 속도가 왜 테스트를 어렵게 만드는지, 업계가 이를 어떻게 풀어 가는지를 정리합니다.

고속 인터페이스 테스트란 무엇인가

고속 인터페이스는 칩과 칩 사이에서 대량의 데이터를 빠르게 옮기는 통로입니다. 크게 보면 데이터선 여러 개와 기준 신호를 나란히 보내는 병렬 인터페이스와, 적은 수의 차동 신호선에 데이터를 직렬로 실어 보내는 직렬 인터페이스로 나뉘죠.

DDR 메모리 인터페이스는 데이터와 함께 데이터 스트로브(DQS, Data Strobe)라는 기준 신호를 보내는 병렬 방식입니다. PCIe는 SerDes(Serializer/Deserializer)가 병렬 데이터를 직렬로 바꿔 보내고, 받는 쪽이 신호 속에서 클록을 복원하는 직렬 방식이죠. HBM은 적층한 메모리를 아주 많은 수의 신호선으로 프로세서 옆에 잇는 넓은 병렬 방식입니다.

고속 인터페이스 테스트는 이 통로가 규격이 정한 속도와 전압 조건에서 데이터를 틀리지 않고 주고받는지, 그리고 그 조건에 얼마나 여유(마진)가 있는지를 확인합니다. 단순히 “된다, 안 된다”가 아니라, 얼마나 버티는지를 재는 일이죠.

속도가 만드는 세 가지 어려움

신호 무결성과 지터

신호가 빨라지면 한 비트가 차지하는 시간, 즉 단위 간격(UI, Unit Interval)이 아주 짧아집니다. 이 짧은 시간 안에서 신호가 언제 바뀌는지가 조금만 흔들려도 오류가 생기죠. 이 시간축의 흔들림을 지터(Jitter)라고 부릅니다.

배선을 지나는 동안 고주파 성분이 더 많이 약해지는 손실, 연결부에서 되돌아오는 반사, 옆 신호선의 간섭도 함께 커집니다. 앞 비트의 흔적이 다음 비트에 겹치는 심볼 간 간섭(ISI, Inter-Symbol Interference)은 고속 신호에서 특히 중요한 문제죠.

장비와 치구의 한계

ATE의 일반 디지털 채널은 수많은 핀을 동시에 다루는 대신, 핀 하나가 낼 수 있는 속도와 타이밍 정밀도에 한계가 있습니다. 최신 인터페이스의 속도를 그대로 따라가려면 고가의 전용 계측 모듈이 필요하고, 이를 모든 레인에 붙이는 것은 비용 면에서 부담이 크죠.

장비와 칩 사이의 경로도 문제입니다. 로드 보드의 배선, 소켓 핀, 프로브 바늘이 모두 원치 않는 인덕턴스와 정전 용량, 즉 기생 성분을 더해 신호를 무디게 만들죠. 그래서 장비에서 본 파형이 곧 칩이 보낸 파형이다라고 생각하면 안 되고, 치구의 영향을 계산으로 빼내는 보정이 필요합니다.

측정 시간과 비트 오류율

고속 링크의 품질은 비트 오류율(BER, Bit Error Rate)로 말합니다. 목표가 10의 12제곱 비트에 한 번 이하의 오류라면, 이를 통계적으로 자신 있게 말하려면 오류 없이 약 3×10의 12제곱 비트를 보내야 하죠. 이는 신뢰 수준 95%에서 흔히 쓰는 계산입니다.

링크 속도가 초당 100억 비트라도 이 정도 비트를 보내는 데는 약 5분이 걸립니다. 칩 하나에 몇 초를 쓰는 양산 테스트에서는 감당하기 어려운 시간이라, 양산에서는 더 짧은 시험과 마진 측정으로 대신하는 방법을 고민하게 되죠.

아이 다이어그램으로 보는 신호 품질

고속 신호의 품질을 한눈에 보는 도구가 아이 다이어그램(Eye Diagram)입니다. 수많은 비트의 파형을 한 단위 간격 위에 겹쳐 그리면 가운데가 눈처럼 뚫린 모양이 나오죠. 눈이 위아래로 넓을수록 전압 여유가, 좌우로 넓을수록 타이밍 여유가 큽니다.

신호 손실과 지터, 간섭이 커지면 눈이 점점 감깁니다. 그래서 수신 쪽에서는 등화(Equalization)로 눈을 다시 엽니다. 송신 쪽에서 미리 고주파를 키워 보내는 FFE, 수신 쪽에서 고주파를 보강하는 CTLE, 앞 비트의 영향을 빼 주는 DFE가 대표적이죠.

등화가 테스트를 더 까다롭게 만드는 점도 있습니다. 칩의 핀에서는 눈이 거의 감겨 보여도, 칩 안 등화 회로를 지난 뒤에는 충분히 열려 있을 수 있기 때문이죠. 바깥에서 파형만 재서는 실제 수신 품질을 판단하기 어려워, 칩 안에서 직접 측정하는 기능이 중요해졌습니다.

칩 안에서 해결하는 테스트 방법

루프백과 PRBS 검사

루프백(Loopback)은 칩의 송신기에서 나간 신호를 자기 수신기로 되돌려 받는 방식입니다. 칩 안의 PRBS(Pseudo-Random Binary Sequence) 생성기가 무작위에 가까운 비트열을 만들어 보내고, 수신 쪽 검사기가 오류를 세죠. 고속 신호가 장비까지 나갈 필요가 없어, 일반 테스터로도 실제 속도의 검사를 할 수 있습니다.

다만 루프백은 송신기와 수신기를 한 묶음으로 보기 때문에, 한쪽이 약해도 다른 쪽이 충분히 좋으면 통과할 수 있습니다. 그래서 규격이 정한 송신 특성과 수신 특성을 각각 보장하는 시험은 아니라는 점을 알고 써야 하죠.

내장 측정과 마진 시험

최근의 SerDes는 수신기 안에서 눈의 크기를 재는 온다이 아이 모니터(On-die Eye Monitor)를 갖추는 경우가 많습니다. 샘플링 시점과 판정 전압을 조금씩 옮겨 가며 오류가 생기는 경계를 찾으면, 장비 없이도 칩 안 눈의 높이와 폭을 알 수 있죠.

DDR에서는 전원을 켤 때 타이밍과 기준 전압을 맞추는 트레이닝(Training) 과정이 있습니다. 테스트에서는 이 기능을 활용해 타이밍과 전압을 일부러 옮겨 가며 통과 영역을 그리는 마진 시험을 하죠. 이렇게 그린 통과 영역이 좁은 칩은 지금은 통과해도 실제 시스템에서 불안할 수 있습니다.

HBM 테스트가 특히 까다로운 이유

HBM은 여러 장의 DRAM 다이를 실리콘 관통 전극(TSV, Through Silicon Via)으로 쌓고, 맨 아래 로직 다이에서 아주 많은 신호선을 꺼냅니다. 스택 하나의 데이터 신호선만 1,000개가 넘고, 이 신호선은 수십 µm 간격의 마이크로 범프(Micro Bump)로 연결되죠.

이렇게 촘촘한 범프에 테스트 바늘을 하나하나 대는 것은 매우 어렵고, 대더라도 범프가 손상될 위험이 있습니다. 게다가 HBM은 인터포저 위에서 프로세서와 함께 조립된 뒤에는 바깥에서 직접 신호를 넣을 길이 거의 없죠. 그래서 HBM 규격에는 IEEE 1500 기반의 시험용 포트 같은 별도의 테스트 경로가 들어 있고, 별도의 큰 패드로 일부 기능에 직접 접근하는 방법도 함께 씁니다.

이 때문에 고속 인터페이스 테스트 가운데서도 HBM은 조립 전 품질 보증과 바로 연결됩니다. 적층을 마친 스택이 조립 전에 양품임을 보증해야, 비싼 프로세서와 인터포저를 불량 메모리 하나 때문에 버리는 일을 막을 수 있기 때문이죠.

인터페이스별 테스트 비교 표

구분	DDR	PCIe(SerDes)	HBM
신호 방식	병렬, 데이터 스트로브 동반	직렬 차동, 클록 복원	매우 넓은 병렬, TSV 적층
주요 난제	타이밍 정렬, 신호선 간 편차	지터, 손실, 등화 후 품질	미세 범프 접근, 조립 후 접근 불가
주요 방법	트레이닝 활용 마진 시험	루프백, PRBS, 내장 아이 모니터	전용 테스트 포트, 자체 검사 회로
장비 부담	다수 핀의 타이밍 정밀도	고속 전용 계측 모듈	미세 피치 프로브와 접촉

핵심 정리

고속 인터페이스 테스트가 어려운 이유는 짧아진 단위 간격 안에서 지터와 손실, 간섭을 다뤄야 하고, 장비와 치구가 그 속도를 따라가기 어렵고, 낮은 비트 오류율을 증명하는 데 시간이 많이 들기 때문입니다. 업계는 루프백, PRBS, 내장 아이 모니터, 트레이닝 기반 마진 시험처럼 칩 안에서 스스로 확인하는 방법으로 이를 보완하죠. HBM은 여기에 미세 범프와 조립 후 접근성 문제가 더해집니다.

하이패스를 시험하려면 차를 세울 수 없듯, 고속 인터페이스는 실제 속도에서 확인해야 의미가 있습니다. 바깥 장비가 따라가기 어려운 만큼 칩 안에 측정 도구를 심어 두는 설계가 함께 가야 한다는 점이 이 분야의 핵심 흐름이죠.

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