첨단 공정 신뢰성, 미세화와 3D 적층이 만든 새 과제

낮은 건물만 있던 동네에 초고층 빌딩이 들어서면 안전 기준도 새로 써야 합니다. 바람에 건물이 흔들리는 문제, 위층까지 물과 전기를 보내는 문제, 지하 깊이 박은 기초가 주변 땅에 주는 영향처럼 예전에는 고민하지 않던 항목이 생기죠. 기존 기준을 그대로 들고 오면 정작 새 구조의 약점을 놓치게 됩니다.

반도체도 비슷한 전환점에 있습니다. 트랜지스터는 입체 구조로 바뀌었고, 배선은 몇 개의 원자층 두께를 다투며, 칩은 위로 쌓이고 있죠. 이 글에서는 첨단 공정 신뢰성에서 새롭게 부각되는 문제들을 트랜지스터, 배선, 적층 패키지, 시스템 순서로 정리합니다.

첨단 공정 신뢰성이 달라진 이유

전자이동, TDDB, BTI 같은 고장 메커니즘의 기본 원리는 예전과 같습니다. 달라진 것은 그 메커니즘이 작동하는 무대의 크기와 모양이죠. 구조가 작아지면 결함 하나의 영향이 커지고, 새 재료가 들어오면 기존 데이터로 수명을 예측하기 어려워집니다.

또 하나의 변화는 칩이 쓰이는 방식입니다. 데이터센터의 AI 가속기나 차량용 칩은 높은 부하를 오랜 시간 계속 받고, 한 시스템에 들어가는 칩의 수도 많아졌죠. 같은 고장률이라도 칩이 많을수록 시스템 전체에서 고장을 만날 가능성이 커지니, 요구 수준도 그만큼 높아집니다.

입체 트랜지스터의 새 열화 양상

FinFET과 GAA의 자기 발열

FinFET과 GAA는 채널을 게이트가 여러 면에서 감싸 전류를 잘 제어하지만, 채널이 좁은 핀이나 얇은 나노시트 모양이고 주변을 열이 잘 통하지 않는 산화막이 둘러싸고 있습니다. 그래서 전류가 흐를 때 생긴 열이 빠져나가기 어려워 채널 온도가 주변보다 높아지는 자기 발열(Self-Heating)이 두드러지죠.

열화 메커니즘은 대부분 온도에 지수적으로 민감하기 때문에, 칩 온도 센서가 알려 주는 값보다 실제 채널 온도가 높다면 수명 예측이 낙관적으로 빗나갈 수 있습니다. 그래서 신뢰성 평가와 모델에서 국부적인 온도 상승을 따로 반영하는 것이 중요해졌죠.

BTI와 HCI, 그리고 열화의 산포

High-k 절연막이 쓰이면서 PMOS의 NBTI뿐 아니라 NMOS의 PBTI도 함께 관리해야 하는 대상이 되었습니다. 동작 전압이 낮아진 뒤에도 HCI가 사라지지 않고, 높은 에너지의 캐리어 대신 많은 캐리어가 조금씩 결합을 끊는 메커니즘이 중요하다는 설명이 힘을 얻고 있죠.

소자가 작아지면 트랩 몇 개만으로도 문턱 전압이 눈에 띄게 움직입니다. 큰 트랜지스터에서는 수많은 트랩의 효과가 평균으로 고르게 나타났지만, 작은 트랜지스터에서는 소자마다 열화량이 크게 달라 열화 자체가 확률 분포가 되죠. 평균값 하나로 수명을 말하던 방식이 산포까지 다루는 통계 모델로 옮겨 가는 이유입니다.

좁아진 배선과 MOL의 신뢰성

배선 폭이 줄면 구리 배선을 감싸는 확산 방지막과 라이너가 차지하는 비율이 커지고, 표면과 결정립계에서의 산란 때문에 저항이 크게 오릅니다. 그래서 가장 좁은 층에는 코발트나 루테늄처럼 얇은 방지막으로도 쓸 수 있는 금속이 도입되거나 검토되고 있죠.

이런 금속은 녹는점이 높아 원자가 잘 움직이지 않으므로 전자이동에는 유리한 경향이 있습니다. 하지만 흔히 새 금속을 쓰면 배선 신뢰성 문제가 해결된다고 생각하기 쉬운데, 실제로는 이웃 절연막과의 계면, 비아와의 접촉, 공정 중 산화처럼 확인할 항목이 새로 생깁니다.

트랜지스터와 첫 배선층을 잇는 MOL(Middle of Line)도 주목받는 영역입니다. 게이트와 소스·드레인 콘택 사이 간격이 매우 좁아져, 그 사이 절연막에 걸리는 전기장이 커지고 TDDB가 생기기 쉬워졌죠. 배선 사이의 다공성 저유전율 절연막 역시 기계적으로 약하고, 패턴 가장자리의 거칠기나 비아의 위치 어긋남이 실제 간격을 더 좁혀 수명을 깎습니다.

3D 적층과 하이브리드 본딩

칩을 위로 쌓으면 연결은 짧아지지만 열이 빠져나갈 길은 좁아집니다. 가운데 낀 다이는 위아래가 모두 다른 칩이라 열이 갇히기 쉽고, 층마다 온도가 달라 열팽창 차이에 따른 응력도 커지죠. 그래서 3D 적층에서는 첨단 공정 신뢰성 평가가 다이 하나가 아니라 쌓인 구조 전체의 온도와 응력을 함께 봐야 합니다.

실리콘을 관통하는 구리 기둥인 TSV는 구리와 실리콘의 열팽창 계수가 달라 주변 실리콘에 응력을 남깁니다. 이 응력이 근처 트랜지스터의 특성을 바꿀 수 있어서, TSV 주변에 소자를 두지 않는 킵아웃 영역(Keep-Out Zone)을 정하죠.

범프 없이 구리 패드와 절연막을 직접 붙이는 하이브리드 본딩은 접합 계면 자체가 새 신뢰성 항목입니다. 표면의 미세 입자나 거칠기가 계면에 빈틈을 남기고, 구리 패드 높이가 조금만 어긋나도 접합이 약해질 수 있죠. 온도 사이클과 전류를 오래 받은 뒤에도 계면이 유지되는지를 확인하는 평가 방법이 함께 발전하고 있습니다.

대규모 시스템의 조용한 오류

최근 크게 부각된 문제가 SDC(Silent Data Corruption)입니다. 칩이 멈추거나 오류를 알리지 않은 채 틀린 계산 결과를 내놓는 현상이죠. 대규모 데이터센터를 운영하는 기업들이 수많은 서버 가운데 일부 프로세서 코어가 특정 연산에서만 가끔 틀린 값을 낸다는 사례를 보고하면서 업계의 관심이 커졌습니다.

원인으로는 출하 테스트를 통과한 미세 결함, 사용 중 진행된 열화, 특정 전압·주파수·온도 조합에서만 드러나는 여유 부족 등이 거론됩니다. 메모리처럼 ECC로 감시되는 영역과 달리 연산 회로의 오류는 스스로 드러나지 않아, 찾기 어렵다는 점이 가장 큰 문제죠. 그래서 출하 테스트 강화와 함께, 운영 중인 서버에서 주기적으로 진단 테스트를 돌려 의심 코어를 걸러 내는 방식이 쓰입니다.

에이징 모니터링과 설계의 대응

열화를 출하 전에 완벽히 예측하기 어렵다면, 쓰는 동안 지켜보는 방법이 있습니다. 칩 안에 링 오실레이터나 경로 여유 감지 회로 같은 에이징 모니터(Aging Monitor)를 넣어 트랜지스터가 얼마나 느려졌는지 측정하고, 온도와 전압 센서 데이터와 함께 기록하죠.

이 데이터로 동작 전압을 조금씩 올려 열화를 보상하거나, 여유가 줄어든 칩을 미리 교체 대상으로 정할 수 있습니다. 설계 단계에서는 열화를 반영한 타이밍 분석으로 가드밴드를 정하고, 필드 데이터는 다시 다음 세대의 신뢰성 모델을 보정하는 데 쓰이죠. 출하로 끝나던 평가가 제품의 수명 전체로 넓어지는 흐름입니다.

기존 공정과 첨단 공정의 신뢰성 비교 표

구분	기존 공정·패키지	첨단 공정·패키지
트랜지스터 온도	칩 평균 온도로 근사	자기 발열로 국부 온도 상승 반영
BTI·HCI	평균 열화량 중심의 모델	소자별 산포까지 다루는 통계 모델
배선	구리 배선의 전자이동이 중심	새 금속 도입, 계면과 비아 신뢰성 확대
절연막 TDDB	게이트 절연막 중심	MOL과 배선 사이 저유전율막까지 확대
패키지	솔더 접합 피로, 박리	적층 열 집중, TSV 응력, 본딩 계면
평가 시점	출하 전 시험 중심	운영 중 모니터링과 진단까지 포함

핵심 정리

첨단 공정 신뢰성의 핵심 변화는 고장 메커니즘의 원리가 아니라 그것이 일어나는 조건입니다. 입체 트랜지스터의 자기 발열과 열화 산포, 새 배선 금속과 좁아진 MOL, 3D 적층의 열과 응력, 하이브리드 본딩 계면, 그리고 대규모 시스템의 SDC까지 평가 범위가 넓어졌죠.

초고층 빌딩에 새 안전 기준이 필요하듯, 새 구조에는 새 평가 방법과 운영 중 감시가 함께 따라와야 합니다. 신기술 소식을 볼 때는 성능 숫자와 함께 그 구조가 어떤 신뢰성 과제를 새로 만드는지도 같이 짚어 보면 기술을 훨씬 입체적으로 이해할 수 있습니다.

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