반도체 설계 플로우, 스펙에서 사인오프까지 다섯 단계

영화 한 편은 시나리오 한 줄에서 시작합니다. 시나리오가 콘티가 되고, 콘티를 바탕으로 촬영하고, 촬영본을 편집한 뒤, 마지막 시사회와 심의를 통과해야 극장에 걸리죠. 순서를 건너뛰면 촬영 현장에서 혼란이 생기고, 편집실에서 다시 찍어야 할 장면이 쏟아집니다.

칩 설계도 이렇게 정해진 순서를 따릅니다. 무엇을 만들지 정하는 스펙에서 출발해 코드로 회로를 쓰고, 논리 게이트로 바꾸고, 실제 배치와 배선을 그린 뒤, 마지막 검증을 통과해야 공장으로 넘어가죠. 이 글에서는 반도체 설계 플로우를 Spec, RTL, 합성, P&R, Sign-off의 다섯 단계로 나누어 살펴봅니다.

반도체 설계 플로우란 무엇인가

설계 플로우(Design Flow)는 칩의 아이디어가 공장에 넘길 수 있는 도면 데이터가 되기까지 거치는 일련의 단계입니다. 디지털 칩 기준으로 보면, 추상적인 기능 설명이 점점 구체적인 회로와 물리적 도형으로 바뀌어 가는 과정이죠.

각 단계는 앞 단계의 결과물을 입력으로 받아 더 구체적인 결과물을 만듭니다. 그래서 설계 플로우는 추상화 수준을 한 단계씩 내려가는 사다리로 생각하면 이해하기 쉽습니다. 맨 위에는 “이 칩은 무엇을 하는가”가 있고, 맨 아래에는 수십억 개 트랜지스터의 위치와 배선 모양이 있죠.

단계를 나누어 설계하는 이유

최신 칩에는 트랜지스터가 수십억 개 들어갑니다. 사람이 이것을 하나하나 그리는 것은 불가능하죠. 그래서 설계를 여러 추상화 수준으로 나누고, 각 단계에서 EDA(Electronic Design Automation) 소프트웨어의 도움을 받아 자동으로 다음 단계로 넘깁니다.

단계를 나누면 문제를 일찍 잡을 수도 있습니다. 기능 오류는 코드 단계에서, 타이밍 문제는 합성과 배치 단계에서 찾는 식이죠. 칩은 한 번 생산하면 고칠 수 없고, 마스크 제작과 시제품 생산에 큰 비용이 들기 때문에 공장에 넘기기 전에 오류를 모두 잡는 것이 무엇보다 중요합니다.

Spec에서 Sign-off까지 다섯 단계

1단계 Spec: 무엇을 만들지 정한다

스펙(Specification) 단계에서는 칩이 해야 할 기능과 목표 성능, 전력, 면적, 그리고 인터페이스를 정합니다. 내부를 어떤 블록으로 나눌지 정하는 아키텍처 설계도 이때 이루어지죠. 영화로 치면 시나리오와 제작 기획에 해당합니다.

2단계 RTL: 회로의 동작을 코드로 쓴다

RTL(Register Transfer Level)은 클록마다 레지스터 사이에서 데이터가 어떻게 옮겨지고 계산되는지를 Verilog나 VHDL 같은 하드웨어 기술 언어로 표현한 설계입니다. RTL이 완성되면 검증 엔지니어가 다양한 입력을 넣어 의도대로 동작하는지 시뮬레이션으로 확인하죠. 실제 프로젝트에서는 이 기능 검증에 설계 못지않은 시간이 들어갑니다.

3단계 합성: 코드를 게이트로 바꾼다

합성(Logic Synthesis)은 RTL 코드를 파운드리가 제공하는 표준 셀 라이브러리의 논리 게이트와 플립플롭 조합으로 바꾸는 과정입니다. 이때 목표 클록 주파수 같은 타이밍 제약을 함께 주면, 도구가 제약을 만족하도록 회로를 최적화하죠. 결과물을 게이트 수준 넷리스트(Gate-level Netlist)라고 부릅니다. 테스트를 위한 스캔 회로를 넣는 DFT 작업도 이 무렵 함께 진행됩니다.

4단계 P&R: 실제 자리를 정하고 잇는다

P&R(Place and Route)은 넷리스트의 셀을 칩 위에 배치하고 금속 배선으로 연결하는 단계입니다. 칩 전체의 구획과 전원망을 정하는 플로어플랜, 셀 배치, 클록을 모든 플립플롭에 고르게 전달하는 클록 트리 합성(CTS, Clock Tree Synthesis), 배선 순으로 진행되죠. 영화의 촬영처럼 실제 모습이 처음 만들어지는 단계입니다.

5단계 Sign-off: 마지막 심의를 통과한다

사인오프(Sign-off)는 공장에 넘기기 전 최종 검증입니다. 실제 배선 지연을 반영한 정적 타이밍 분석(STA), 전압 강하와 전력 분석, 공정 설계 규칙을 지켰는지 보는 DRC, 레이아웃과 회로가 일치하는지 보는 LVS 등을 모두 통과해야 하죠. 통과한 최종 데이터를 파운드리에 넘기는 것을 테이프아웃이라고 합니다.

되돌아가는 반복과 설계의 어려움

다섯 단계를 순서대로 적었지만, 실제 설계는 한 방향으로 한 번에 흘러가는 일이 거의 없습니다. P&R 뒤에 타이밍이 맞지 않으면 합성으로, 때로는 RTL이나 아키텍처까지 되돌아가 고쳐야 하죠. 목표 타이밍을 맞추기 위한 이 반복을 타이밍 클로저(Timing Closure)라고 부릅니다.

공정이 미세해질수록 배선 지연과 전력, 공정 편차의 영향이 커져 이 반복은 더 길어집니다. 그래서 앞 단계에서도 뒤 단계의 물리적 영향을 미리 예측하는 기법이 발전해 왔죠. 영화로 치면 촬영 전에 편집을 염두에 두고 콘티를 짜는 셈입니다.

설계 플로우가 산업에서 갖는 의미

반도체 설계 플로우를 이해하면 반도체 설계 직무의 구조가 보입니다. 아키텍처 엔지니어, RTL 설계자, 검증 엔지니어, 합성과 P&R을 맡는 물리 설계 엔지니어, 사인오프 엔지니어가 단계마다 나뉘어 협업하죠. 각 단계에는 전문 EDA 도구와 노하우가 따로 쌓여 있습니다.

또 이 플로우는 팹리스와 파운드리를 잇는 약속이기도 합니다. 파운드리가 제공하는 표준 셀 라이브러리와 설계 규칙(PDK)이 합성과 P&R, 사인오프의 기준이 되기 때문이죠. 설계와 생산이 다른 회사에서 이루어져도 칩이 제대로 만들어지는 것은 이 공통 언어 덕분입니다.

단계별 입력과 출력 비교 표

구분	입력	출력	주요 확인 사항
Spec	제품 요구 사항	기능·성능 명세, 아키텍처	목표 PPA, 인터페이스
RTL	명세서	RTL 코드	기능 검증, 커버리지
합성	RTL, 타이밍 제약, 셀 라이브러리	게이트 수준 넷리스트	타이밍, 면적, 등가성
P&R	넷리스트, 플로어플랜	배치·배선된 레이아웃	배선 혼잡도, 클록 스큐, 타이밍
Sign-off	최종 레이아웃	테이프아웃 데이터	STA, 전력, DRC, LVS

핵심 정리

반도체 설계 플로우는 Spec에서 목표를 정하고, RTL로 동작을 쓰고, 합성으로 게이트를 만들고, P&R로 실제 배치와 배선을 그린 뒤, Sign-off로 최종 검증하는 다섯 단계로 이루어집니다. 단계마다 추상화 수준이 한 칸씩 내려가며, 타이밍이 맞지 않으면 앞 단계로 되돌아가는 반복이 이어지죠.

시나리오에서 심의까지 거쳐야 영화가 극장에 걸리듯, 칩도 이 사다리를 모두 내려와야 공장으로 갑니다. 설계 직무를 준비한다면 자신이 관심 있는 단계의 앞뒤 단계가 무엇을 주고받는지까지 함께 이해해 두는 것이 큰 차이를 만듭니다.

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