반도체 소자 기초, PN 접합에서 CMOS 인버터까지

집을 짓는 사람은 설계도를 펼치기 전에 벽돌과 철근과 콘크리트가 각각 어떤 힘을 견디는지부터 압니다. 재료의 성질을 모르면 설계도의 선 하나가 왜 거기에 그어졌는지 읽을 수 없기 때문이죠.

칩 속 회로를 읽을 때도 사정은 같습니다. 이 글에서 다룰 반도체 소자 기초는 취업 준비생이 설계와 공정, 테스트 어느 직무로 가든 마주치게 되는 재료의 성질이고, PN 접합에서 시작해 MOSFET과 CMOS 인버터, RC 지연까지 한 줄로 이어서 살펴보겠습니다.

반도체 소자 기초, 도핑이 만드는 두 종류의 재료

순수한 실리콘은 전기가 잘 통하지도, 완전히 막히지도 않는 중간 성질을 가집니다. 상온에서 전류를 나르는 입자인 캐리어(Carrier)의 농도가 약 10^10 cm^-3 수준(문헌에 따라 값이 조금씩 다릅니다)으로, 금속에 비해 극히 적죠. 이 농도를 진성 캐리어 농도(ni)라고 부릅니다.

여기에 불순물을 의도적으로 넣는 일을 도핑(Doping)이라 합니다. 5족 원소인 인(P)이나 비소(As)를 넣으면 전자가 남아 돌아 n형이 되고, 3족 원소인 붕소(B)를 넣으면 전자가 모자란 자리, 즉 정공(Hole)이 생겨 p형이 됩니다. 정공은 전자가 빠진 빈자리가 마치 양전하를 띤 입자처럼 움직이는 현상으로 이해하면 됩니다.

도핑에는 꼭 알아 둘 관계식이 하나 있습니다. 열평형 상태에서는 전자 농도 n과 정공 농도 p의 곱이 도핑과 상관없이 일정하다는 질량작용 법칙, 즉 n × p = ni²입니다.

건축 재료와 다른 점은 이 성질을 위치마다 마음대로 바꿀 수 있다는 것입니다. 같은 실리콘 웨이퍼 위에서 이온 주입으로 n형 영역과 p형 영역을 원하는 모양으로 나눌 수 있고, 모든 소자는 이 두 영역을 어떻게 맞붙이느냐에서 시작됩니다.

PN 접합이 한 방향으로만 전류를 흘리는 이유

p형과 n형을 맞붙인 구조가 PN 접합(PN Junction)입니다. 붙는 순간 n쪽의 전자는 정공이 많은 p쪽으로, p쪽의 정공은 n쪽으로 확산해 갑니다. 건너편에서 만난 전자와 정공은 서로 상쇄되어 접합 근처에 움직일 캐리어가 거의 없는 공핍 영역(Depletion Region)이 생기죠.

공핍 영역에는 고정된 이온들이 남아 전기장이 만들어지고, 이 전기장은 확산을 막는 방향으로 작용합니다. 이렇게 평형을 이룬 상태의 전위 장벽을 내장 전위(Built-in Potential)라고 하며, 실리콘에서는 도핑 농도에 따라 대략 0.6~0.9 V 범위에 놓입니다.

p쪽에 양(+)전압을 걸면 이 장벽이 낮아져 캐리어가 넘어가기 쉬워지고, 이것이 순방향 바이어스입니다. 반대로 n쪽에 양전압을 걸면 공핍 영역이 넓어져 거의 전류가 흐르지 않는 역방향 바이어스가 됩니다.

순방향에서 전류는 이상적으로 I = IS × (e^(V / VT) − 1)의 지수 함수를 따릅니다. 여기서 IS는 역방향 포화 전류이고, VT = kT / q는 열전압으로 300 K에서 약 26 mV입니다. 전압이 VT ln10, 즉 약 60 mV 늘 때마다 전류가 10배로 커진다는 뜻이죠.

실리콘 다이오드가 “대략 0.6~0.7 V에서 켜진다”고 하는 말은 이 지수 곡선에서 전류가 눈에 띄게 커지는 구간을 흔히 그렇게 부르는 것입니다. 정해진 문턱 전압이 있는 것이 아니라, 지수 함수가 가파르게 올라가는 지점이라고 이해하는 편이 정확합니다.

MOSFET, 전압으로 켜고 끄는 스위치

반도체 소자 기초에서 가장 중요한 소자는 단연 MOSFET입니다. 현대 칩의 거의 모든 논리 회로는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)으로 만들어집니다. NMOS를 예로 들면 p형 기판 위에 n+로 짙게 도핑한 소스와 드레인이 있고, 그 사이 위쪽에 얇은 산화막을 사이에 둔 게이트가 놓입니다.

게이트-소스 전압(VGS)이 낮으면 소스와 드레인 사이에는 p형 영역을 사이에 둔 두 개의 PN 접합이 마주 보고 있어 전류가 흐르지 못합니다. VGS가 문턱 전압(Vth)을 넘으면 게이트의 전기장이 기판 표면의 정공을 밀어내고 전자를 끌어당겨, 표면에 전자가 모인 얇은 층, 즉 채널(Channel)이 생겨 두 n+ 영역이 이어집니다. 게이트는 산화막으로 절연되어 있어 이 과정에서 직류 게이트 전류는 거의 흐르지 않습니다.

장채널 소자를 단순하게 근사하면 포화 영역의 전류는 ID = ½ × μn × Cox × (W / L) × (VGS − Vth)²로 쓸 수 있습니다. μn은 전자 이동도(cm²/V·s), Cox = εox / tox는 단위 면적당 게이트 산화막 정전 용량(F/cm²), W / L은 채널의 폭과 길이의 비입니다. μn × Cox의 단위는 A/V²이므로 ID의 단위가 A로 맞습니다.

이 제곱 법칙은 개념을 잡기 위한 근사일 뿐이라는 점을 꼭 기억해야 합니다. 채널이 짧은 최신 소자는 캐리어 속도가 포화되어 전류가 (VGS − Vth)²보다 훨씬 약하게 늘어나고, 문턱 전압 아래에서도 전류는 0이 되지 않고 VGS에 지수적으로 의존하는 서브스레숄드 전류가 흐릅니다. 이 기울기의 이론적 한계가 300 K에서 약 60 mV/decade이며, 완전히 꺼지지 않는 이 누설 전류가 대기 전력의 한 원인입니다.

CMOS 인버터가 논리를 만드는 방식

CMOS(Complementary MOS)는 NMOS와 PMOS를 짝지어 쓰는 방식이고, 가장 단순한 회로가 인버터입니다. 위쪽에 PMOS를 전원(VDD)에, 아래쪽에 NMOS를 접지에 연결하고 두 게이트를 묶어 입력으로, 두 드레인을 묶어 출력으로 삼습니다.

입력이 Low(0 V)이면 NMOS는 꺼지고 PMOS는 켜져 출력이 VDD로 올라갑니다. 입력이 High(VDD)이면 PMOS는 꺼지고 NMOS가 켜져 출력이 0 V로 내려가죠. 입력과 반대 값이 출력되므로 인버터이고, 이것이 모든 논리 게이트의 출발점입니다.

이 구조의 큰 장점은 정적인 상태에서 전원에서 접지로 이어지는 직통 경로가 없다는 것입니다. 두 트랜지스터 중 하나는 항상 꺼져 있으니, 이상적으로는 값이 바뀌지 않는 동안 전력을 거의 쓰지 않고 누설 전류만 흐릅니다.

전력은 값이 바뀔 때 주로 소모됩니다. 출력에 연결된 부하 커패시턴스 CL을 충전하고 방전하는 데 드는 동적 전력은 P = α × CL × VDD² × f로 계산합니다. α는 클록 주기당 0에서 1로 바뀌는 비율(활동도), f는 클록 주파수입니다.

이 식이 나오는 과정은 이렇습니다. 커패시터를 0에서 VDD까지 채울 때 전원이 내놓는 에너지는 CL × VDD²이고, 그 절반은 커패시터에 저장되며 나머지 절반은 PMOS의 저항에서 열이 됩니다. 방전할 때는 저장된 에너지가 NMOS에서 열로 사라지므로, 한 번의 충전과 방전에 모두 CL × VDD²가 소모되는 것입니다.

전압을 낮추면 전력이 제곱으로 줄지만, 켜졌을 때 흐르는 구동 전류도 줄어 속도는 느려집니다. 설계에서 전력과 성능을 맞바꾸는 대표적인 방법이 바로 이 전압 조절이죠.

RC 지연과 속도, 전력의 관계

인버터의 출력 속도는 부하 커패시턴스를 켜진 트랜지스터의 저항 R로 얼마나 빨리 채우고 비우는가로 정해집니다. 이 모델에서 출력 전압은 v(t) = VDD × (1 − e^(−t / RC))로 오르며, RC가 시간 상수(τ)입니다.

출력이 VDD의 50%에 도달하는 시간은 RC × ln2, 즉 약 0.69 RC이고, 10%에서 90%까지 오르는 시간은 약 2.2 RC입니다. 논리 회로의 지연을 말할 때 흔히 이 50% 지점을 기준으로 삼습니다.

실제 소자의 저항은 전압에 따라 변하므로 위 계산은 어림값입니다. 그래도 R을 줄이거나 C를 줄이면 빨라진다는 방향성은 정확하고, 이것이 소자를 작게 만들고 구동 전류를 키우는 이유를 설명해 줍니다.

배선에서도 같은 문제가 생깁니다. 배선은 길어질수록 저항과 커패시턴스가 함께 커지기 때문에 지연이 길이의 제곱에 가깝게 늘어나는 경향이 있고, 이 때문에 구리 배선과 저유전율 절연막이 쓰이고 긴 배선 중간에 신호를 다시 키우는 회로를 넣습니다.

NMOS와 PMOS 비교 표

구분	NMOS	PMOS
전류를 나르는 캐리어	전자	정공
소스와 드레인	n+ 영역, p형 기판 위	p+ 영역, n형 웰 위
켜지는 조건	VGS가 Vth보다 충분히 높을 때	게이트가 소스보다 충분히 낮을 때
인버터에서의 역할	출력을 접지로 내리는 풀다운	출력을 VDD로 올리는 풀업
캐리어 이동도	상대적으로 큼	전자의 대략 절반에서 3분의 1
같은 전류를 위한 폭	상대적으로 좁게	상대적으로 넓게

핵심 정리

반도체 소자 기초는 하나의 흐름으로 정리됩니다. 도핑으로 n형과 p형을 만들고, 둘을 맞붙인 PN 접합이 전류를 한 방향으로 제어하며, 이 원리를 전압으로 켜고 끄는 구조로 발전시킨 것이 MOSFET입니다.

NMOS와 PMOS를 짝지은 CMOS 인버터는 정적 상태의 전력이 낮고, 동적 전력은 α × C × VDD² × f로 정해지며, 속도는 RC 시간 상수가 좌우합니다. 건축 재료의 성질을 알아야 설계도가 읽히듯, 이 몇 개의 식과 그림이 머릿속에 있으면 회로와 공정 이야기가 한 덩어리로 이해됩니다.

면접 대비 질문