3D DRAM, 평면 미세화의 한계와 셀을 쌓는 방법

땅값이 비싼 도심에서 집을 더 많이 지으려면 처음에는 집 한 채의 크기를 줄입니다. 그런데 방을 계속 줄이다 보면 침대와 냉장고처럼 꼭 필요한 살림이 들어가지 않는 순간이 오죠. 그때부터 사람들은 땅을 더 쪼개는 대신 건물을 위로 올리기 시작했습니다.

DRAM도 지금 그 갈림길에 서 있습니다. 수십 년 동안 셀을 작게 만들어 용량을 늘려 왔지만, 셀마다 꼭 필요한 최소한의 살림 때문에 평면 축소가 점점 버거워졌죠. 이 글에서는 DRAM 미세화가 어려운 이유를 짚고, 그 대안으로 연구되는 3D DRAM의 접근 방식을 정리합니다.

DRAM 미세화가 유독 어려운 이유

로직 트랜지스터는 작아질수록 빠르고 전력도 덜 쓰는 이득이 컸습니다. 반면 DRAM 셀은 커패시터에 전하를 담아 정보를 기억하는데, 셀이 작아져도 읽어 낼 만큼의 전하는 여전히 담아야 하죠. 작아지는 것 자체가 목표가 아니라, 작아지면서도 같은 일을 해내야 한다는 점이 DRAM 미세화를 어렵게 만듭니다.

그래서 DRAM은 10 nm대에 들어선 뒤 세대마다 1x, 1y, 1z, 1a, 1b처럼 같은 10 nm급 안에서 조금씩 줄여 가는 방식으로 이름을 붙여 왔습니다. 한 세대에 줄어드는 폭이 예전보다 작아졌다는 점이 이 명명법에서도 드러나죠.

커패시터, 좁아질수록 높아지는 원통

커패시터의 정전용량은 마주 보는 전극의 면적과 유전막의 유전율에 비례하고, 유전막 두께에 반비례합니다. 셀이 차지하는 바닥 면적이 줄어들면 면적을 지키는 방법은 하나, 위로 높이 세우는 것뿐이죠. 그래서 지금의 DRAM 커패시터는 지름에 비해 매우 높은 원통 모양이 되었습니다.

이 원통은 높이와 지름의 비율인 종횡비(Aspect Ratio)가 수십 대 1에 이를 만큼 가늘고 깁니다. 이렇게 깊은 구멍을 곧게 뚫는 식각도, 그 안쪽 벽에 얇은 막을 고르게 입히는 증착도 어렵고, 완성된 원통이 기울거나 서로 붙어 쓰러지는 리닝(Leaning) 불량을 막기 위해 원통 사이를 지지막으로 붙잡아 주기도 하죠.

면적 대신 유전율을 높이는 방법도 써 왔습니다. 산화지르코늄 같은 고유전율(High-k) 소재를 층층이 쌓은 유전막이 대표적인데, 유전막을 더 얇게 만들면 정전용량은 늘지만 전하가 막을 뚫고 새는 누설 전류가 커지는 반대급부가 생깁니다. 면적, 두께, 소재 어느 쪽으로도 여유가 줄어든 상태인 것이죠.

트랜지스터와 신호가 함께 좁아지는 문제

커패시터만 문제가 아닙니다. 셀의 문지기인 액세스 트랜지스터(Access Transistor)는 꺼져 있을 때 전하가 거의 새지 않아야 하는데, 채널이 짧아질수록 꺼진 상태에서도 전류가 흐르는 단채널 효과가 커지죠. DRAM은 보통 64 ms 안에 모든 셀을 리프레시하도록 규정되어 있어, 그 사이 전하를 지킬 만큼 누설이 작아야 합니다.

업계는 채널을 실리콘 안으로 파묻어 실제 길이를 늘리는 방법으로 버텨 왔습니다. 워드라인을 기판 속에 묻는 매립 채널 트랜지스터(BCAT, Buried Channel Array Transistor)가 대표적이죠. 하지만 평면 위의 셀 배치는 보통 6F²라는 면적에 묶여 있어, 이보다 줄이려면 트랜지스터 자체를 세우는 구조 변화가 필요합니다.

줄어드는 센싱 마진

셀을 읽을 때는 커패시터의 전하가 비트라인으로 흘러나와 비트라인 전압을 아주 조금 바꾸고, 감지 증폭기가 그 차이를 키웁니다. 비트라인의 정전용량이 셀보다 훨씬 크므로 생기는 신호는 원래 작은데, 셀의 정전용량이 줄면 이 신호가 더 작아지죠. 미세화로 감지 증폭기 트랜지스터의 편차까지 커지면서 센싱 마진(Sensing Margin)이 빠듯해집니다.

이웃 셀을 흔드는 로우 해머

셀 사이 간격이 좁아지면 이웃끼리 간섭도 커집니다. 특정 워드라인을 짧은 시간에 반복해서 열고 닫으면 이웃한 행의 셀에서 전하가 빠져나가 비트가 뒤집히는 현상을 로우 해머(Row Hammer)라고 하죠. 자주 열린 행의 이웃을 골라 미리 리프레시하는 대책이 칩과 메모리 컨트롤러에 들어가 있지만, 셀이 촘촘해질수록 더 적은 반복으로도 문제가 생기는 경향이 있어 부담이 커지고 있습니다.

3D DRAM, 셀을 쌓는 세 갈래

먼저 짚어 둘 오해가 있습니다. 3D DRAM은 HBM처럼 DRAM 칩 여러 장을 쌓은 것이라고 생각하기 쉽지만, HBM은 완성된 다이를 TSV로 잇는 패키징 기술입니다. 3D DRAM은 한 장의 다이 안에서 셀 자체를 여러 층으로 쌓는 것으로, 3D NAND가 걸어온 길과 더 닮았죠.

트랜지스터를 세우는 수직 채널 구조

첫 단계로 꼽히는 것은 액세스 트랜지스터의 채널을 수직으로 세우는 VCT(Vertical Channel Transistor) 구조입니다. 채널이 위아래로 서면 트랜지스터가 바닥에서 차지하는 면적이 줄어 셀 면적을 4F²까지 줄일 수 있죠. 커패시터는 여전히 그 위에 세우므로, 엄밀히는 셀을 여러 층으로 쌓았다기보다 평면 DRAM과 3D 적층 사이의 다리 역할로 보는 경우가 많습니다.

셀을 눕혀 층층이 쌓는 적층형

본격적인 3D DRAM으로 연구되는 방식은 트랜지스터와 커패시터를 옆으로 눕힌 셀을 여러 층으로 쌓는 구조입니다. 3D NAND처럼 층마다 셀을 배치하고 수직 방향의 배선으로 묶는 발상이죠. 층을 쌓는 만큼 같은 면적에 담는 비트가 늘어나므로, 평면 축소에 기대지 않고도 용량을 키울 수 있습니다.

실리콘 대신 IGZO 같은 산화물 반도체를 채널로 쓰는 연구도 있습니다. 산화물 반도체는 꺼졌을 때의 누설이 매우 작아 전하를 오래 붙잡을 수 있고, 저온에서 증착할 수 있어 층을 쌓기에 유리하다는 점이 주목받는 이유죠. 대신 전류를 흘리는 능력이 실리콘보다 낮아 속도와의 균형을 맞춰야 합니다.

커패시터를 없애려는 시도

가장 근본적인 접근은 아예 커패시터 없이 기억하는 셀입니다. 트랜지스터 두 개로 한 쪽 트랜지스터의 게이트에 전하를 저장하고 다른 쪽으로 읽는 2T0C 방식, 트랜지스터 몸체에 쌓인 전하로 문턱 전압을 바꾸는 플로팅 바디 방식 등이 연구되어 왔죠. 커패시터라는 가장 큰 짐을 덜 수 있지만 데이터 보존과 읽기 신호의 크기를 확보하는 것이 숙제여서, 아직은 연구 단계의 개념으로 보는 것이 맞습니다.

3D DRAM이 넘어야 할 과제

층을 쌓는다고 문제가 바로 풀리지는 않습니다. 층 수가 늘수록 식각과 증착 단계가 늘어 공정 비용이 커지고, 여러 층을 한꺼번에 뚫고 채우는 공정의 균일도를 확보하기 어렵죠. 쌓아 올린 실리콘 층이 결함 없는 결정 상태를 유지해야 한다는 점도 3D NAND보다 까다로운 부분입니다.

DRAM은 NAND보다 훨씬 빠르게 읽고 써야 하고 리프레시도 계속해야 하므로, 층을 잇는 배선의 저항과 정전용량, 그리고 열 문제가 더 민감합니다. 주변 회로를 셀 아래에 두거나 별도 웨이퍼에 만들어 붙이는 방식도 함께 검토되는 이유죠. 메모리 제조사와 장비 업체, 연구 기관이 다양한 구조를 발표하고 있지만, 어떤 방식이 언제 주류가 될지는 아직 정해지지 않았습니다.

DRAM 셀 구조 비교 표

구분	평면 DRAM(6F²)	수직 채널 DRAM(4F²)	적층형 3D DRAM	커패시터리스 셀
셀 배치	한 층, 매립 채널 트랜지스터	한 층, 세운 트랜지스터	눕힌 셀을 여러 층으로 적층	구조에 따라 단층 또는 적층
커패시터	높은 원통형	트랜지스터 위 원통형	옆으로 누운 형태	없음
용량을 늘리는 방법	평면 축소	셀 면적 축소	층 수 증가	셀 단순화와 적층
주요 과제	종횡비, 누설, 센싱 마진	새 트랜지스터 공정, 배선 간섭	공정 비용, 층 균일도, 결정 품질	데이터 보존, 읽기 신호
단계	현재 주력	평면 이후 후보로 개발	연구·개발 진행	연구 개념

핵심 정리

DRAM 미세화가 어려운 것은 셀이 작아져도 읽을 만큼의 전하를 담고 지켜야 하기 때문입니다. 커패시터는 종횡비와 누설의 한계에, 액세스 트랜지스터는 단채널 효과에, 읽기 회로는 줄어든 센싱 마진에 부딪혔고, 촘촘해진 셀은 로우 해머 같은 간섭까지 키웠죠. 3D DRAM은 이 벽을 평면 축소가 아닌 층 쌓기로 넘으려는 시도입니다.

좁은 땅에서 방을 줄이다 위로 올라간 건축처럼, DRAM도 셀을 세우고 눕히고 쌓는 방향으로 움직이고 있습니다. 관련 소식을 볼 때는 트랜지스터만 세운 구조인지, 셀 전체를 여러 층으로 쌓은 구조인지, 아니면 칩을 쌓은 패키징인지부터 구분하면 기술의 위치를 정확히 읽을 수 있습니다.

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