3D NAND 적층, 단수 경쟁만으로는 알 수 없는 것

땅값이 비싼 도심에서는 넓은 단독 주택 대신 고층 아파트를 짓습니다. 같은 땅에 더 많은 가구를 들이려면 옆으로 넓히는 것보다 위로 올리는 편이 낫기 때문이죠. 그렇다고 높기만 한 아파트가 좋은 집은 아니어서, 계단이 차지하는 면적과 공사비, 건물의 안전까지 함께 따져야 합니다.

3D NAND 적층도 같은 고민에서 출발했습니다. 저장 셀을 평면에서 더 줄이기 어려워지자 셀을 수직으로 쌓기 시작했고, 이후 업계는 몇 단을 쌓았는지를 두고 경쟁해 왔죠. 이 글에서는 셀을 쌓는 공정의 원리와 어려움을 살펴보고, 단수라는 숫자 하나로 경쟁력을 판단하기 어려운 이유를 정리합니다.

평면 NAND가 위로 올라간 이유

평면 NAND는 셀을 더 작게 그려서 용량을 늘렸습니다. 그러나 선폭이 10 nm대에 들어서면서 한 셀에 담기는 전자의 수가 아주 적어졌고, 이웃 셀끼리 전기적으로 간섭하는 문제가 커졌죠. 전자 몇 개가 빠져나가는 것만으로도 저장된 값이 흔들리는 상황이 된 것입니다.

그래서 업계는 셀 하나의 크기를 무리하게 줄이는 대신, 셀을 세로로 쌓아 같은 면적에 더 많은 비트를 넣는 방향을 택했습니다. 이것이 3D NAND(수직 NAND, V-NAND)입니다. 셀 하나는 오히려 평면 시절보다 넉넉한 크기로 만들 수 있어서, 간섭과 신뢰성 문제를 함께 덜 수 있었죠.

3D NAND 적층 구조의 기본

평면 NAND에서 셀들이 가로로 줄지어 연결된 스트링(String)을 세로로 세웠다고 생각하면 이해가 쉽습니다. 수평으로 쌓인 각 층이 워드 라인(Word Line)이 되고, 그 층들을 위에서 아래로 꿰뚫는 기둥 하나가 셀 수십, 수백 개가 이어진 스트링이 되죠.

채널 홀과 전하 트랩 셀

기둥을 만들려면 쌓아 둔 층 전체를 관통하는 구멍, 곧 채널 홀(Channel Hole)을 뚫어야 합니다. 구멍 벽에는 바깥쪽부터 차단 산화막, 전하를 붙잡는 질화막, 터널 산화막을 얇게 입히고, 가운데에 전류가 흐르는 폴리실리콘 채널을 형성하죠.

이때 전하를 저장하는 질화막이 전하 트랩 플래시(CTF, Charge Trap Flash) 구조의 핵심입니다. 도체인 플로팅 게이트와 달리 질화막은 절연체라서 붙잡힌 전하가 쉽게 퍼지지 않고, 구멍 벽에 얇은 막으로 입히기에도 유리합니다. 다만 3D NAND에서도 플로팅 게이트 방식을 택한 사례가 있었으므로, 3D NAND는 곧 CTF라고 단정하는 것은 정확하지 않습니다.

워드 라인 계단

층마다 있는 워드 라인에는 각각 전압을 걸어야 하므로 배선이 연결될 자리가 필요합니다. 그래서 적층 구조의 가장자리를 계단처럼 한 층씩 깎아 각 층의 끝을 드러내고, 그 위에 콘택을 내리죠. 이 구조를 워드 라인 계단(Staircase)이라고 부릅니다.

몰드 적층부터 배선까지 공정 흐름

제조사마다 세부 순서와 재료는 조금씩 다르지만, 질화막을 나중에 금속으로 바꾸는 방식을 예로 들면 큰 흐름은 아래와 같습니다.

여기서 눈여겨볼 점은 평면 NAND와 달리 노광보다 증착과 식각의 비중이 크게 늘었다는 것입니다. 층을 많이 쌓을수록 증착 시간과 식각 깊이가 함께 늘어나므로, 단수가 오르면 장비 사용 시간도 그만큼 길어지죠.

높이 쌓을수록 어려워지는 공정

고층 아파트를 올릴수록 공사가 까다로워지듯, 3D NAND 적층도 높아질수록 공정의 난이도가 가파르게 오릅니다. 대표적인 어려움은 구멍 뚫기, 층 나누기, 구조 버티기의 세 가지입니다.

높은 종횡비의 채널 홀 식각

채널 홀은 깊이가 지름의 수십 배에 이르는 고종횡비(High Aspect Ratio) 구멍입니다. 깊어질수록 식각 가스가 바닥까지 고르게 닿기 어려워서, 구멍이 아래로 갈수록 좁아지거나 휘거나 비틀리기 쉽죠.

구멍의 지름이 위아래로 다르면 같은 스트링 안에서도 층마다 셀 특성이 달라집니다. 그래서 식각 조건뿐 아니라 셀의 동작 조건도 층별 차이를 고려해 맞춰야 합니다.

여러 데크로 나눠 쌓기

한 번에 뚫을 수 있는 깊이에는 한계가 있으므로, 층을 몇 묶음으로 나눠 쌓는 멀티 데크(Multi-deck) 또는 스트링 스태킹(String Stacking) 방식이 쓰입니다. 아래 묶음에 구멍을 뚫고 채운 뒤 위 묶음을 쌓아 다시 뚫는 식이죠.

이 방식은 깊이 문제를 풀어 주는 대신 위아래 구멍을 정확히 맞추는 정렬이라는 새 과제를 만듭니다. 이음매에서 구멍이 어긋나면 채널이 제대로 이어지지 않고, 데크가 하나 늘 때마다 식각과 채움 공정도 한 번씩 더 반복해야 하죠.

응력과 웨이퍼 휨

서로 다른 막을 수백 층 쌓으면 막마다 가진 응력이 누적되어 웨이퍼가 휘기 쉽습니다. 웨이퍼가 휘면 노광과 정렬이 어긋나고, 높은 구조물이 기울거나 무너지는 문제도 생길 수 있죠. 그래서 층 두께를 얇게 줄이면서도 막질과 응력을 함께 관리하는 것이 중요한 과제입니다.

주변 회로를 어디에 둘 것인가

NAND 칩에는 셀 외에도 셀을 읽고 쓰는 데 필요한 주변 회로(Peripheral Circuit)가 있습니다. 예전에는 셀 영역 옆에 주변 회로를 따로 배치해서, 칩 면적의 상당 부분을 셀이 아닌 회로가 차지했죠.

이를 줄이기 위해 나온 방법이 주변 회로를 셀 아래에 먼저 만들고 그 위에 셀을 쌓는 CuA(CMOS under Array) 방식입니다. 제조사에 따라 PUC(Periphery Under Cell) 같은 이름으로도 부르죠. 아파트로 치면 상가와 기계실을 건물 옆 땅이 아니라 지하에 넣은 셈입니다.

다만 CuA는 주변 회로가 위층 셀을 만드는 동안 받는 열을 모두 견뎌야 한다는 부담이 있습니다. 그래서 셀 웨이퍼와 주변 회로 웨이퍼를 따로 만든 뒤 두 웨이퍼를 마주 붙이는 웨이퍼 본딩(CMOS Bonded Array) 방식도 쓰입니다. 각 웨이퍼를 최적 조건으로 만들 수 있는 대신, 웨이퍼가 두 장 들고 접합 공정이 더해지는 비용을 감수해야 하죠.

단수 경쟁이 말해 주지 않는 것

흔히 단수가 높은 3D NAND가 무조건 앞선 제품이라고 여기지만, 실제 경쟁력은 몇 가지 숫자를 함께 봐야 판단할 수 있습니다. 단수는 3D NAND 적층 기술의 한 면일 뿐이죠.

첫째는 비트 밀도입니다. 면적당 저장 용량은 단수뿐 아니라 채널 홀 사이 간격을 얼마나 좁혔는지, 주변 회로를 셀 아래로 넣었는지, 셀 하나에 몇 비트를 저장하는지에 따라 달라집니다. 단수가 조금 낮아도 홀을 촘촘하게 배치하면 밀도가 더 높을 수 있죠.

둘째는 비트당 원가입니다. 층을 더 쌓으면 비트는 늘지만 증착과 식각 시간, 데크 수, 계단 공정도 함께 늘어납니다. 늘어난 비트보다 웨이퍼 한 장의 가공 비용이 더 빨리 오르면 단수를 올려도 원가 측면의 이득이 줄어들죠.

셋째는 수율과 신뢰성입니다. 층이 많을수록 불량이 생길 수 있는 지점이 늘고, 층별 특성 차이도 커집니다. 여기에 단수 표기에 실제 데이터를 저장하지 않는 더미 층이나 선택 트랜지스터 층이 포함되는지는 발표마다 다를 수 있어서, 숫자만 나란히 놓고 비교하기는 어렵습니다.

그래서 업계는 수백 단 수준으로 층을 쌓는 동시에, 층 두께를 줄이는 수직 방향 미세화와 홀 간격을 줄이는 수평 방향 미세화를 함께 진행하는 흐름입니다. 결국 중요한 것은 같은 비용으로 믿을 만한 비트를 얼마나 많이 만들 수 있느냐죠.

3D NAND 적층 방식 비교 표

구분	단일 데크	멀티 데크	CuA(주변 회로 하부 배치)	웨이퍼 본딩
핵심 아이디어	모든 층을 한 번에 관통	층을 묶음으로 나눠 쌓고 뚫기	주변 회로 위에 셀 적층	셀과 주변 회로 웨이퍼를 따로 만들어 접합
장점	공정 단계가 적음	더 높은 적층이 가능	칩 면적 절감	면적 절감, 각 웨이퍼 공정 최적화
주요 난제	식각 깊이의 한계	데크 사이 정렬, 공정 반복	셀 공정 열이 주변 회로에 영향	웨이퍼 두 장의 비용, 접합 정렬
비트당 원가에 미치는 영향	층수 한계로 밀도 제한	비트 증가와 공정 증가가 맞섬	같은 용량을 더 작은 칩으로	밀도 이득과 접합 비용이 맞섬

네 방식은 서로 배타적이지 않습니다. 실제 제품은 멀티 데크로 셀을 쌓으면서 주변 회로는 셀 아래에 두거나 본딩으로 붙이는 식으로 여러 방법을 조합하죠.

핵심 정리

3D NAND 적층은 평면에서 더 줄이기 어려워진 셀을 수직으로 쌓아 용량을 늘리는 기술입니다. 몰드를 쌓고 채널 홀을 뚫어 셀 막을 입히고, 계단과 게이트 교체로 층마다 워드 라인을 만드는 것이 기본 흐름이죠.

고층 아파트의 가치가 층수만이 아니라 땅 활용과 공사비, 안전에 달려 있듯이, NAND의 경쟁력도 단수만으로 정해지지 않습니다. 기사를 읽을 때는 단수와 함께 비트 밀도, 데크 수, 주변 회로 배치 방식, 비트당 원가를 같이 따져 보는 습관을 들이면 좋습니다.

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