포크시트 트랜지스터, 절연 격벽으로 n과 p 간격을 줄이는 법

단독주택 두 채를 나란히 지을 때, 두 집의 처마를 돌보는 공사 인부들이 사다리를 놓고 드나들어야 한다면 두 집 사이에 꽤 넓은 골목길 공터를 비워 두어야 합니다. 한정된 택지 안에서 이 골목길 공터가 아깝다면 어떻게 해야 할까요. 두 집 정중앙에 얇고 튼튼한 공용 방화벽(내력벽) 하나를 세우고, 왼쪽 집과 오른쪽 집의 거실을 그 방화벽 양면에 등 맞대듯 바짝 붙여 지으면(듀플렉스 땅콩주택) 버려지던 골목길 면적을 고스란히 방 넓이로 쓸 수 있죠.

게이트올어라운드(GAA) 나노시트 이후 2나노미터(nm)를 넘어 옹스트롬(Å) 시대를 여는 차세대 소자 후보로 벨기에 연구기관 아이멕(imec)이 제안해 주목받는 포크시트(Forksheet) 트랜지스터가 바로 이 ‘공용 방화벽’의 발상을 그대로 가져왔습니다. 왜 나노시트에서 nMOS와 pMOS를 더 가까이 붙이지 못했는지, 그리고 절연 격벽 하나로 셀 높이를 획기적으로 줄이는 포크시트 트랜지스터의 구조와 작동 원리를 살펴보겠습니다.

GAA 나노시트에서 스탠다드 셀 높이를 가로막는 n-p 분리 간격

모든 디지털 CMOS 논리 회로(스탠다드 셀)는 전자를 흘리는 nMOS와 정공을 흘리는 pMOS가 위아래로 한 쌍씩 마주 보며 배치됩니다. 따라서 스탠다드 셀의 세로 높이(Cell height)를 줄여 칩 집적도를 높이려면, nMOS와 pMOS 자체의 크기를 줄이는 것 못지않게 nMOS와 pMOS 사이의 빈 공간인 n-p 분리 간격(n-to-p spacing)을 좁히는 것이 핵심입니다.

그런데 일반적인 GAA 나노시트 구조에서는 이 n-p 간격을 일정 수준 이하로 좁히는 데 큰 공정 장벽이 있습니다. 왜냐하면 nMOS와 pMOS는 문턱전압($V_{\text{th}}$)을 맞추기 위해 나노시트 둘레에 채워 넣어야 하는 일함수 금속(Work-function metal, WFM)의 종류와 두께가 서로 다르기 때문입니다.

나노시트 공정에서는 먼저 양쪽 모두에 pMOS용 금속을 입힌 뒤, nMOS 영역만 마스크로 열어 pMOS 금속을 식각해 걷어 내고 다시 nMOS용 금속을 채워 넣는 복잡한 패터닝을 거칩니다. 이때 nMOS 나노시트 기둥과 pMOS 나노시트 기둥이 너무 가까이 붙어 있으면, 가운데 좁은 공간에 포토레지스트 마스크를 정렬하고 식각액을 넣을 여유 마진이 부족해 옆 소자의 게이트 금속까지 깎아 먹는 사고가 납니다. 결국 이 공정 마진 때문에 스탠다드 셀 한가운데에 넒은 골목길(n-p 간격)을 어쩔 수 없이 비워 두어야만 했습니다.

유전체 격벽 양옆에 채널을 붙이는 포크시트 트랜지스터의 구조

이 낭비되는 n-p 골목길을 없애기 위해 고안된 구조가 바로 포크시트 트랜지스터입니다. 게이트 금속을 채워 넣기 전에, 먼저 nMOS가 될 자리와 pMOS가 될 자리 정중앙에 실리콘 질화막(SiN)이나 저유전율 물질로 이루어진 수직 유전체 격벽(Dielectric Wall)을 세웁니다.

단면을 잘라 옆에서 보면 가운데 수직 절연 벽을 중심으로 나노시트와 게이트가 디귿자(ㄷ) 또는 포크(Fork) 모양으로 채널의 3면(윗면, 아랫면, 바깥쪽 옆면)을 감싸고 있어 ‘포크시트’라는 이름이 붙었습니다.

3면 게이트인데도 나노시트보다 성능과 면적이 좋아지는 이유

여기서 날카로운 질문이 하나 떠오릅니다. 공정을 공부할 때 흔히 나노시트는 게이트가 4면을 감싸는데 포크시트는 한쪽 옆면이 절연 벽에 막혀 3면만 감싸니 소자 성능이 떨어질 것이라고 오해하기 쉽습니다. 실제로 똑같은 시트 폭이라면 4면 게이트보다 3면 게이트의 둘레가 시트 두께($T_{\text{NS}} \approx 5\text{ nm}$) 하나만큼 줄어드는 것이 맞습니다.

그러나 스탠다드 셀 전체 면적 안에서 계산해 보면 결과는 완전히 역전됩니다. 포크시트는 가운데 유전체 격벽 덕분에 기존에 비워 두어야 했던 20~30nm의 넓은 n-p 분리 간격을 10nm 이하의 격벽 두께로 확 줄일 수 있습니다. 이렇게 절약한 골목길 땅을 두 가지 방법 중 하나로 활용할 수 있기 때문입니다.

첫째는 스탠다드 셀 높이 축소(Area scaling)입니다. 시트 폭은 그대로 유지하면서 줄어든 n-p 간격만큼 셀의 세로 높이를 5트랙(5T)에서 4.3트랙이나 4트랙 수준으로 약 15~20% 납작하게 줄여 칩 집적도를 크게 높일 수 있습니다. 둘째는 유효 시트 폭 확장(Sheet width boosting)으로, 셀 높이는 그대로 둔 채 아낀 골목길 면적만큼 양쪽 나노시트의 가로 폭($W_{\text{NS}}$)을 더 넓게 키우면 막힌 옆면(5nm)의 손실을 덮고도 남을 만큼 훨씬 큰 구동 전류($I_{\text{on}}$)를 얻을 수 있습니다. 게다가 nMOS와 pMOS 게이트가 마주 보던 끝단(Gate extension)이 절연 격벽으로 대체되면서 게이트-드레인 기생 커패시턴스(Miller capacitance)까지 줄어들어 교류 스위칭 속도에서도 오히려 유리해집니다.

포크시트 트랜지스터의 공정 난이도와 CFET으로 가는 징검다리

도입에서 든 땅콩주택 방화벽 비유와 실제 반도체를 대조해 보면, 건축에서는 벽돌로 내력벽을 쌓으면 그만이지만 실제 포크시트 트랜지스터에서는 폭이 10nm도 안 되는 얇은 유전체 격벽이 SiGe 식각과 불산(HF) 세정, 고온 에피택시 공정 내내 무너지거나 깎이지 않고 버텨야 한다는 극한의 재료·식각 선택비 과제가 따릅니다.

또한 나노시트의 한쪽 끝은 게이트로 둘러싸여 있고 반대쪽 끝은 절연 격벽과 맞닿아 있는 비대칭 구조이기 때문에, 격벽 계면의 고정 전하나 응력이 채널 문턱전압에 영향을 주지 않도록 계면 품질을 정교하게 다스려야 합니다.

그럼에도 불구하고 포크시트가 산업계에서 큰 주목을 받는 이유는 기존 GAA 나노시트의 공정 장비와 설계 인프라를 90% 이상 그대로 물려받으면서 수명을 연장할 수 있기 때문입니다. 아예 nMOS 위에 pMOS를 2층 아파트처럼 수직으로 포개어 올리는 궁극의 구조인 상보형 FET(CFET, Complementary FET)은 극도의 3차원 적층·배선 난이도를 요구하므로, 나노시트와 CFET 사이를 이어 주는 가장 현실적이고 강력한 징검다리 기술로 평가받고 있습니다.

GAA 나노시트, 포크시트(Forksheet), 상보형 FET(CFET) 비교

차세대 로직 트랜지스터 로드맵을 이끄는 세 가지 아키텍처의 구조와 스탠다드 셀 축소 원리를 비교하면 아래와 같습니다.

비교 항목	GAA 나노시트 (Nanosheet)	포크시트 트랜지스터 (Forksheet)	상보형 FET (CFET)
채널 및 게이트 단면 구조	시트 4면 전체를 게이트가 감쌈 (O자형)	중앙 유전체 격벽 좌우에 시트 부착, 3면 게이트 (포크형)	하단 pMOS(또는 nMOS) 위에 상단 nMOS를 수직 적층
nMOS – pMOS 배치 방식	수평 배치 (넓은 n-p 분리 간격 필요)	수평 배치 (절연 격벽 양옆에 초근접 밀착)	수직 적층 (평면상 n-p 간격 자체가 소멸)
스탠다드 셀 높이 (Track)	약 6T ~ 5T 수준	약 5T ~ 4T 수준 (나노시트 대비 약 20% 축소)	약 4T ~ 3T 이하 (극한의 면적 축소)
기생 커패시턴스 특성	시트 양 끝 게이트 연장부(Gate extension) 존재	한쪽 끝이 저유전율 격벽으로 막혀 기생 정전용량 감소	수직 상하 연결에 따른 새로운 배선·콘택 저항 과제
공정 난이도 및 호환성	현재 첨단 양산 표준	나노시트 공정과 높은 호환성 (격벽 식각·선택비가 핵심)	초고종횡비 적층·모놀리식/시퀀셜 본딩 등 난이도 최고

핵심 정리

두 집 사이의 넓은 골목길을 없애고 얇은 공용 방화벽 양면에 집을 바짝 붙여 마당과 방을 넓히듯, 포크시트 트랜지스터는 nMOS와 pMOS 사이에 수직 유전체 격벽을 세워 GAA 나노시트의 최대 면적 낭비 요인이던 n-p 분리 간격을 획기적으로 압축한 구조입니다.

절연 격벽이 일함수 금속 패터닝과 에피택시 성장을 물리적으로 갈라 주는 자기정렬 칸막이 역할을 수행하므로, 스탠다드 셀 높이를 대폭 줄이거나 시트 폭을 넓혀 구동 전류를 높이면서 기생 커패시턴스까지 낮출 수 있어 나노시트 이후 CFET으로 나아가는 차세대 트랜지스터 기술의 핵심 축을 담당하고 있습니다.

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