고유전율 박막과 계면층, HfO2에서 EOT를 줄이는 원리

오래된 목조 주택의 나무 마룻바닥 위에 단단하고 무거운 대리석 타일을 리모델링으로 깐다고 상상해 볼까요. 결이 살아 있는 나무 바닥 위에 곧바로 딱딱한 대리석 타일을 본드로 붙여 버리면, 두 재료의 열팽창과 표면 격자 결이 맞지 않아 작은 충격에도 타일이 들뜨고 나무 표면에 미세한 가시와 틈새가 벌어집니다. 그래서 숙련된 시공자는 나무 바닥과 대리석 사이에 아주 얇지만 밀착력이 뛰어난 완충 언더레이먼트(초벌 시트)를 한 겹 깔아 두 재료가 부드럽게 맞물리도록 만듭니다.

첨단 트랜지스터의 게이트 절연막으로 쓰이는 하프늄 산화막(HfO₂) 공정에서도 이와 똑같은 계면의 역설이 나타납니다. 누설 전류를 줄이면서 정전용량을 키우기 위해 도입된 고유전율 박막과 계면층 구조에서, 왜 실리콘 채널과 HfO₂ 사이에 1나노미터(nm) 남짓한 얇은 계면 산화막을 반드시 끼워 넣어야 하는지, 그리고 이 층을 제어하는 것이 왜 공정 엔지니어의 최대 과제인지 차근차근 짚어 보겠습니다.

실리콘 산화막의 터널링 한계와 하프늄 산화막(HfO₂)의 등장

MOSFET 트랜지스터가 빠르게 스위칭하려면 게이트 전극과 실리콘 채널 사이의 정전용량($C = \varepsilon_0 k A / t$)이 커야 합니다. 수십 년 동안 반도체 업계는 유전율($k \approx 3.9$)을 가진 실리콘 산화막($\text{SiO}_2$)의 두께($t$)를 계속 얇게 깎아 내는 방법으로 정전용량을 키워 왔지만, 물리적 두께가 1.2~1.5nm(원자 다섯 층 수준) 이하로 얇아지자 전자가 절연막을 그대로 뚫고 지나가는 양자역학적 직접 터널링(Direct tunneling) 누설 전류가 기하급수적으로 치솟았습니다.

이 장벽을 넘기 위해 도입된 개념이 바로 유전율($k$)이 $\text{SiO}_2$보다 5~6배 이상 높은 물질을 써서 물리적 두께는 두껍게 유지해 터널링을 막으면서, 전기적으로는 아주 얇은 $\text{SiO}_2$와 똑같은 정전용량을 내는 고유전율(High-k) 절연막입니다. 이때 어떤 고유전율 박막이 전기적으로 몇 나노미터 두께의 $\text{SiO}_2$에 해당하는지를 환산한 지표를 등가산화막두께(EOT, Equivalent Oxide Thickness)라고 부릅니다($\text{EOT} = t_{\text{high-}k} \times (3.9 / k_{\text{high-}k})$).

수많은 후보 물질 가운데 실리콘 공정과의 열역학적 안정성, 적절한 유전율($k \approx 20\text{~}25$), 그리고 터널링을 막을 수 있는 밴드 오프셋(Band offset)을 두루 갖추어 최종 승자가 된 물질이 하프늄 산화막(HfO₂) 및 하프늄 실리케이트(HfSiOₓ) 계열입니다.

실리콘 위에 HfO₂를 바로 올릴 수 없는 이유와 계면층(IL)의 역할

그렇다면 깨끗하게 세정한 실리콘(Si) 웨이퍼 표면 위에 곧바로 원자층증착(ALD) 장비로 하프늄 산화막($\text{HfO}_2$)을 증착하면 가장 이상적이지 않을까요. 공정을 처음 배울 때 흔히 유전율이 낮은 SiO₂는 아예 없애고 실리콘 위에 순수한 HfO₂만 올리는 것이 성능에 가장 좋을 것이라고 오해하기 쉽습니다. 그러나 실리콘 위에 $\text{HfO}_2$를 직접 올리면 트랜지스터의 동작 속도가 오히려 급격히 떨어지는 현상이 발생합니다.

첫째 원인은 극심한 계면 결함 밀도($D_{\text{it}}$)와 실리사이드 반응입니다. 실리콘과 $\text{SiO}_2$가 만나는 자연스러운 계면은 미결합 손(Dangling bond)이 $10^{10}\text{ cm}^{-2}$ 수준으로 극히 적지만, 이종 금속 산화물인 $\text{HfO}_2$가 실리콘 격자와 직접 맞닿으면 계면에 $10^{12}\text{ cm}^{-2}$ 이상의 수많은 전하 포획 함정(Trap)과 산소 공공(Oxygen vacancy), 심지어 전도성을 띠는 하프늄 실리사이드(Hf-Si) 결합이 만들어져 문턱전압 불안정성(PBTI/NBTI)을 일으킵니다.

둘째 원인은 원격 포논 산란(Remote phonon scattering)과 쿨롱 산란에 의한 이동도 저하입니다. $\text{HfO}_2$는 금속-산소 이온 결합의 분극이 커서 격자 진동(Soft optical phonon)이 강한데, 이 진동과 계면 고정 전하가 바로 아래 실리콘 채널을 달리는 전자들의 진로를 방해해 전자 이동도(Mobility)를 반 토막 내 버립니다. 따라서 실리콘 채널 바로 위에는 반드시 원자 2~3층(약 0.5~0.8nm) 두께의 초박막 실리콘 산화막 또는 산질화막($\text{SiO}_x$ / $\text{SiON}$)인 계면층(IL, Interfacial Layer)을 완충 지대로 깔아 주어야만 채널 이동도와 계면 신뢰성을 지킬 수 있습니다.

직렬 커패시터 수식으로 본 고유전율 박막과 계면층의 EOT 딜레마

문제는 이 고마운 완충재인 계면층(IL)이 등가산화막두께(EOT)를 줄이는 데는 가장 큰 방해꾼이 된다는 점입니다. 전기 회로에서 두 절연막을 겹쳐 쌓으면 두 개의 커패시터를 직렬(Series)로 연결한 것과 같아서, 전체 정전용량은 작은 쪽(즉 유전율이 낮은 계면층)이 지배하고 전체 EOT는 두 층의 EOT를 단순히 더한 값이 됩니다.

$$\text{EOT}_{\text{total}} = t_{\text{IL}}\left(\frac{3.9}{k_{\text{IL}}}\right) + t_{\text{HfO}_2}\left(\frac{3.9}{k_{\text{HfO}_2}}\right)$$

가상 수치로 계산해 볼까요. 유전율 $k=20$인 $\text{HfO}_2$를 물리적 두께 $2.0\text{ nm}$로 깔면 이 층의 EOT 기여분은 $2.0 \times (3.9 / 20) \approx 0.39\text{ nm}$에 불과합니다. 그런데 그 아래에 유전율 $k=3.9$인 $\text{SiO}_2$ 계면층이 단 $0.7\text{ nm}$만 깔려 있어도, 전체 $\text{EOT}_{\text{total}}$은 $0.7 + 0.39 = 1.09\text{ nm}$가 되어 전체 전기적 두께의 약 64%를 얇은 계면층 혼자서 차지해 버립니다.

즉 아무리 위쪽 $\text{HfO}_2$의 유전율을 높이고 두께를 줄여 보았자, 아래쪽 계면층의 두께($t_{\text{IL}}$)가 두꺼워지거나 유전율($k_{\text{IL}}$)이 낮으면 전체 EOT를 1nm 이하로 줄일 수 없습니다. 이것이 바로 고유전율 박막과 계면층 공정에서 계면층을 없애지도 못하고 두껍게 둘 수도 없는 핵심 딜레마입니다.

ALD 증착에서 계면층 재성장 억제와 쌍극자(Dipole) 공학

따라서 현업 ALD 증착 엔지니어의 핵심 임무는 계면층을 0.5~0.7nm 수준으로 극도로 얇고 균일하게 만들면서, 후속 공정 중에 이 계면층이 스스로 더 두꺼워지는 계면층 재성장(IL regrowth)을 막는 것입니다.

도입에서 든 대리석 바닥 시공 비유와 실제 공정을 대조해 보면, 건축 바닥재는 한 번 깔면 두께가 변하지 않지만 반도체에서는 위쪽 $\text{HfO}_2$를 통해 산소 원자가 아래쪽 실리콘으로 몰래 내려가 완충 매트(계면층)를 자꾸 부풀리려 하기 때문에 산소 공공과 열처리 분위기를 원자 수준에서 통제해야 한다는 차이가 있습니다.

SiO₂ 단독 절연막, HfO₂ 직접 증착, IL + HfO₂ 이중 구조 비교

게이트 절연막을 구성하는 세 가지 방식의 전기적·물리적 특성을 비교하면 아래와 같습니다.

비교 항목	초박막 SiO₂ / SiON 단독	실리콘 위 HfO₂ 직접 증착 (무계면층)	초박막 계면층(IL) + HfO₂ 이중 구조
비유전율 (k 값)	낮음 (약 3.9 ~ 7)	매우 높음 (약 20 ~ 25)	유효 유전율 높음 (직렬 합성 구조)
게이트 누설 전류	1.5nm 이하에서 직접 터널링으로 폭증	물리적 두께 확보로 낮으나 트랩 누설(TAT) 발생	물리적 두께 확보 및 결함 억제로 매우 낮음
실리콘 계면 품질 (Dit)	최상 (약 10¹⁰ cm⁻² 수준)	매우 불량 (10¹² cm⁻² 이상, 실리사이드 형성)	우수 (IL이 완충 역할을 하여 양호한 계면 유지)
채널 전하 이동도 (Mobility)	높음 (기준치)	급격히 저하 (원격 포논 및 쿨롱 산란 심화)	높음 (IL이 채널과 High-k 사이 거리를 띄워 보호)
핵심 공정 한계 및 과제	EOT 1.2nm 이하 축소 불가능	신뢰성(BTI) 및 이동도 악화로 양산 불가	후속 열처리 시 산소 확산에 의한 IL 재성장 억제

핵심 정리

결이 다른 나무 마루와 대리석 타일 사이에 얇은 완충 시트를 깔아야 바닥이 들뜨지 않듯, 고유전율 박막과 계면층 구조는 물리적 두께를 키워 게이트 누설 전류를 막는 $\text{HfO}_2$와 실리콘 채널의 이동도 및 계면 신뢰성을 지키는 초박막 $\text{SiO}_x$ 계면층(IL)의 공존으로 완성됩니다.

직렬 커패시터 원리상 유전율이 낮은 계면층이 전체 등가산화막두께(EOT)의 상당 부분을 차지하므로, ALD 초기 핵생성에 필요한 수산기(-OH) 표면은 확보하되 산소 확산에 의한 계면층 재성장(Regrowth)을 억제하고 쌍극자(Dipole) 도핑으로 문턱전압을 조율하는 것이 첨단 FinFET과 GAA 게이트 스택 공정의 핵심입니다.

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