GAA 나노시트 폭 조절, 폭 양자화를 넘어 성능을 높이는 법

서재에 놓을 책상을 만들 때 폭이 30cm로 딱 정해진 기성품 좁은 나무 판자만 써야 한다면 어떨까요. 책상 폭을 30cm, 60cm, 90cm로만 맞출 수 있을 뿐, 내 방의 빈 공간에 딱 맞는 45cm나 75cm 폭의 책상은 죽었다 깨어나도 만들 수가 없습니다. 반면 판자를 가로로 눕혀 놓고 원하는 치수대로 자유롭게 재단할 수 있는 맞춤 목공소라면, 한 개의 기둥 자리 위에서도 좁은 협탁부터 널찍한 작업대까지 원하는 폭을 1mm 단위로 맞춰 제작할 수 있죠.

3나노미터(nm) 이하 첨단 파운드리 공정의 주역인 게이트올어라운드(GAA, Gate-All-Around) 나노시트(Nanosheet) 트랜지스터가 회로 설계자들에게 선물한 가장 큰 혁신이 바로 이 ‘맞춤 재단’의 자유입니다. 채널의 4면을 감싸 누설 전류를 잡는 것을 넘어, 왜 GAA 나노시트 폭 조절이 FinFET 시대의 고질병이던 폭 양자화 제약을 깨뜨리고 전력·성능·면적(PPA)을 동시에 끌어올리는지 원리를 살펴보겠습니다.

나노와이어에서 넓은 나노시트(Nanosheet)로 진화한 이유

핀펫(FinFET)의 게이트 길이가 15nm 이하로 짧아지자, 게이트가 감싸지 못한 핀 아랫부분(바닥)을 통해 누설 전류가 새어 나가는 단채널 효과를 더 이상 막기 어려워졌습니다. 이에 대한 해법으로 채널을 공중에 띄워 상하좌우 4면 전체를 게이트로 빙 둘러 감싸는 GAA(Gate-All-Around) 구조가 등장했습니다.

초기 학계에서 연구된 GAA는 가느다란 철사 모양의 원통이나 사각 기둥을 띄운 나노와이어(Nanowire) 형태였습니다. 나노와이어는 정전기적 제어력(누설 전류 차단)은 완벽했지만, 철사 한 가닥의 둘레가 너무 작아 전류가 흐르는 유효 폭이 턱없이 좁았고 그 결과 구동 전류($I_{\text{on}}$)가 FinFET보다 오히려 후퇴하는 치명적인 약점이 있었습니다.

이를 해결하기 위해 둥근 철사를 칼국수 면발이나 얇은 종잇장처럼 가로로 넓게 펴서 수직으로 3~4층씩 겹겹이 쌓아 올린 구조가 바로 현대 양산 공정의 표준인 GAA 나노시트(Nanosheet, 삼성전자 명칭 MBCFET)입니다. 시트의 두께($T_{\text{NS}}$)는 5nm 수준으로 얇게 유지해 4면 게이트의 완벽한 정전기 제어력을 그대로 누리면서, 시트의 가로 폭($W_{\text{NS}}$)을 넓혀 한 자리에 흐르는 구동 전류를 극대화한 것입니다.

수직 핀에서 수평 시트로의 전환과 유효 채널 폭(Weff) 역전

GAA 나노시트가 어떻게 같은 발자국(Footprint) 면적에서 FinFET보다 더 많은 전류를 흘려보내는지 수식으로 비교해 볼까요. 두께가 $T_{\text{NS}}$이고 가로 폭이 $W_{\text{NS}}$인 나노시트 1장을 게이트가 상하좌우 4면으로 감싸면, 시트 1장의 둘레 길이는 위면·아랫면($2 W_{\text{NS}}$)과 좌우 옆면($2 T_{\text{NS}}$)의 합이 됩니다. 이 나노시트를 수직으로 $N_{\text{stack}}$층(보통 3~4층) 쌓았을 때의 전체 유효 채널 폭($W_{\text{eff}}$)은 다음과 같습니다.

$$W_{\text{eff}} = N_{\text{stack}} \times 2(W_{\text{NS}} + T_{\text{NS}})$$

가상 예시로 시트 두께 $T_{\text{NS}} = 5\text{ nm}$, 시트 가로 폭 $W_{\text{NS}} = 40\text{ nm}$인 나노시트를 수직으로 $3$층($N_{\text{stack}} = 3$) 적층했다고 해 봅시다. 이때 총 유효 채널 폭은 $3 \times 2 \times (40 + 5) = 270\text{ nm}$에 달합니다. 만약 같은 평면 폭 안에 높이 $50\text{ nm}$, 두께 $6\text{ nm}$인 FinFET 핀 2개를 세웠다면 유효 폭은 $2 \times (2 \times 50 + 6) = 212\text{ nm}$에 그칩니다.

특히 핀 개수가 1개로 줄어드는 초소형 셀 영역에서 이 차이는 더욱 극적으로 벌어집니다. FinFET은 핀이 1개로 줄면 유효 폭이 반 토막 나지만, 나노시트는 한 기둥 자리에서도 수직으로 3~4장의 시트가 층층이 포개져 있어 실효 구동 전류 밀도와 기생 커패시턴스 대비 전류 효율($I_{\text{on}} / C_{\text{eff}}$)에서 압도적인 우위를 점합니다.

폭 양자화 족쇄를 푸는 GAA 나노시트 폭 조절의 회로 설계 이점

소자를 처음 접할 때 흔히 GAA 나노시트의 장점은 오직 게이트가 채널 4면을 감싸 누설 전류를 줄이는 것뿐이라고 오해하기 쉽습니다. 그러나 회로 설계(Design Technology Co-Optimization, DTCO) 관점에서 더 반가운 혁신은 채널이 수직(핀 높이)에서 수평(시트 폭)으로 누우면서 GAA 나노시트 폭 조절이 리소그래피 도면(Mask layout) 위에서 다시 자유로워졌다는 점입니다.

도입에서 든 맞춤 가구 비유와 실제 공정을 대조해 보면, 기성품 판자 개수로만 크기를 맞추던 FinFET 시대에서 벗어나 평면 MOSFET 시절처럼 도면 위에서 가로 치수를 자유자재로 늘리고 줄이면서도 3차원 다층 적층의 고전류 이점까지 동시에 챙긴 것이 바로 GAA 나노시트 폭 조절의 핵심 가치입니다.

시트 폭(WNS) 확장에 따른 공정 과제와 기생 정전용량 트레이드오프

물론 나노시트의 폭을 무한정 넓히거나 너무 좁게 깎는 데는 공정상의 제약도 따릅니다. 나노시트는 실리콘(Si)과 실리콘게르마늄(SiGe)을 번갈아 쌓은 초격자(Superlattice) 기둥에서 희생층인 SiGe만 화학적으로 파내어(Channel release) 시트 사이를 비운 뒤, 그 좁은 틈새로 원자층증착(ALD)을 이용해 고유전율 절연막($\text{HfO}_2$)과 일함수 금속(Work-function metal)을 채워 넣어 만듭니다.

만약 구동 전류를 높이려고 시트의 가로 폭($W_{\text{NS}}$)을 너무 넓게 설계하면, 시트와 시트 사이의 좁고 긴 터널 안쪽 한가운데까지 식각 가스나 ALD 전구체 기체가 들어가고 빠져나오기가 힘들어집니다. 자칫하면 시트 중앙의 SiGe가 덜 깎이거나 게이트 금속이 빈틈(Void)을 남기며 덜 채워질 위험이 있고, 양 끝단만 잡혀 있는 넓은 시트가 세정액의 표면장력에 의해 아래위로 휘어 달라붙는(Stiction) 현상도 조심해야 합니다.

또한 나노시트 아랫면과 실리콘 기판 바닥 사이에도 기생 채널이 생기지 않도록 바닥 유전체 분리(BDI)를 하거나, 시트 양 끝에서 게이트와 소스·드레인을 격리하는 이너 스페이서(Inner spacer)의 두께 산포를 나노미터 이하로 균일하게 맞춰야만 시트 폭을 넓혔을 때 기생 커패시턴스가 따라 증가하는 부작용을 막을 수 있습니다.

FinFET, GAA 나노와이어(Nanowire), GAA 나노시트(Nanosheet) 비교

입체 트랜지스터의 세 가지 구조에서 게이트 제어력과 GAA 나노시트 폭 조절의 설계 특성을 비교하면 아래와 같습니다.

비교 항목	FinFET (3면 게이트)	GAA 나노와이어 (Nanowire)	GAA 나노시트 (Nanosheet / MBCFET)
게이트 감싸기 및 정전기 제어	3면 제어 (바닥면 누설에 취약)	4면 완전 제어 (단채널 억제 최상)	4면 완전 제어 (단채널 억제 최상)
단위 면적당 유효 채널 폭(Weff)	핀 높이에 의존 (1핀 축소 시 한계)	매우 작음 (좁은 둘레로 전류 부족)	매우 큼 (넓은 수평 시트 다층 적층)
채널 폭 설계 자유도	불연속적 (핀 개수 1, 2, 3 양자화)	불연속적 (와이어 개수에 의존)	연속적 (레이아웃으로 시트 폭 WNS 자유 조절)
전력·성능(PPA) 스윗스팟 조율	제약 큼 (1핀과 2핀 사이 공백 발생)	초저전력에 유리하나 고성능 구현 곤란	좁은 시트(저전력)~넓은 시트(고성능) 유연 대응
핵심 공정 난이도	초고종횡비 핀 식각 및 휨 제어	미세 와이어 릴리즈 및 접촉 저항 상승	넓은 시트 하부 SiGe 선택 식각 및 이너 스페이서

핵심 정리

정해진 규격의 판자 개수로만 폭을 맞추던 기성품 가구에서 원하는 치수로 상판을 재단하는 맞춤 가구로 넘어오듯, GAA 나노시트 폭 조절은 수직 핀에 묶여 있던 폭 양자화의 사슬을 끊고 회로 설계자에게 연속적인 전류·전력 조율의 자유를 되찾아 준 기술입니다.

4면을 감싸는 게이트로 누설 전류를 잠재우면서, 수평으로 넓은 시트를 여러 층 쌓아 구동 전류를 키우고 레이아웃 선폭 변경만으로 고성능 셀과 저전력 셀, SRAM 마진을 한 웨이퍼 위에서 동시에 최적화할 수 있다는 점이 나노시트 아키텍처가 2~3nm 이하 시대의 표준이 된 진정한 이유입니다.

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