TDDB, 절연막이 시간이 흐르며 무너지는 원리

큰 댐은 완공한 날 무너지지 않습니다. 물이 벽을 밀어내는 압력은 매일 같지만, 콘크리트 안의 아주 작은 균열이 조금씩 늘어나고 서로 이어지다가 어느 순간 물길이 생기죠. 그래서 댐은 버틸 수 있는 압력보다 훨씬 낮은 수위로 관리하고, 균열이 자라는 속도를 꾸준히 지켜봅니다.

트랜지스터의 게이트 절연막도 비슷한 운명을 겪습니다. 처음에는 멀쩡히 전류를 막던 얇은 막이, 정상 전압을 오래 받다 보면 어느 날 갑자기 뚫려 버리죠. 이 현상을 TDDB라고 부릅니다. 이 글에서는 절연막이 왜 시간이 지나 무너지는지, 그 수명을 어떻게 예측하고 설계에 반영하는지 정리합니다.

TDDB란 무엇인가

시간 의존 절연 파괴(TDDB, Time Dependent Dielectric Breakdown)는 절연막의 순간 내압보다 낮은 전기장이라도 오랜 시간 걸리면 결국 절연이 깨지는 현상입니다. 핵심은 파괴가 전압의 크기만이 아니라 시간의 함수라는 점이죠.

전압을 계속 올려 한 번에 막을 뚫는 시험은 순간 파괴 전압을 알려 줍니다. 하지만 칩이 실제로 겪는 상황은 그보다 낮은 전압을 수년간 받는 것이어서, 순간 내압이 충분하다고 수명이 보장되지는 않습니다. 그래서 신뢰성 평가에서는 고장 날 때까지 걸린 시간, 즉 TTF(Time To Failure)를 따로 측정합니다.

얇아진 절연막과 세진 전기장

트랜지스터가 작아지면서 게이트 절연막은 수 nm 수준까지 얇아졌습니다. 전기장은 전압을 두께로 나눈 값이라서, 전원 전압이 두께만큼 빨리 낮아지지 못하면 막 안의 전기장은 오히려 세집니다. 수 MV/cm에 이르는 전기장이 늘 걸려 있는 셈이죠.

절연막이 무너지면 게이트와 채널 사이로 누설 전류가 흐르고, 트랜지스터는 스위치 역할을 제대로 하지 못합니다. 메모리라면 셀 하나가, 로직이라면 회로 전체가 오동작할 수 있죠. 그래서 TDDB는 전자이동, 핫 캐리어 같은 열화 현상과 함께 칩의 수명을 정하는 대표적인 마모 고장 메커니즘으로 꼽힙니다.

결함이 쌓여 길이 뚫리는 과정

트랩 생성과 퍼콜레이션

전기장이 걸린 절연막에는 터널링으로 전자가 조금씩 지나가고, 이 과정에서 원자 사이의 결합이 끊어지며 전하를 붙잡는 결함, 곧 트랩(Trap)이 생깁니다. 트랩은 막 안의 아무 곳에나 무작위로 생기고, 시간이 갈수록 그 수가 늘어나죠.

트랩이 충분히 많아져 게이트에서 채널까지 징검다리처럼 이어지면 전류가 그 길을 따라 흐르기 시작합니다. 이를 퍼콜레이션(Percolation) 모델로 설명하죠. 막이 얇을수록 더 적은 트랩만으로도 길이 이어지기 때문에, 얇은 막일수록 파괴가 일찍 오고 고장 시간의 편차도 커지는 경향이 있습니다.

도입의 댐에 빗대면 트랩은 미세한 균열이고, 퍼콜레이션 경로는 균열들이 이어져 생긴 물길입니다. 다만 댐의 균열은 눈으로 따라갈 수 있지만, 절연막의 트랩은 원자 수준의 결함이라 통계적인 확률로만 다룰 수 있다는 점이 다르죠.

소프트 브레이크다운과 하드 브레이크다운

길이 뚫린 뒤의 모습도 한 가지가 아닙니다. 소프트 브레이크다운(Soft Breakdown)은 누설 전류가 조금 늘고 잡음이 생기는 정도로, 회로가 바로 멈추지 않을 수도 있죠. 아주 얇은 막에서는 이 상태에서 누설이 서서히 커지는 진행성 파괴가 관찰되기도 합니다.

하드 브레이크다운(Hard Breakdown)은 큰 전류가 한꺼번에 흐르면서 열로 경로 주변이 손상되어, 절연 기능을 사실상 잃는 상태입니다. 흔히 절연막 파괴는 언제나 한순간에 완전히 끊어지는 사건이라고 생각하지만, 실제로는 이처럼 단계가 있고 회로가 견딜 수 있는 누설 수준에 따라 고장 판정 기준도 달라집니다.

TDDB 수명을 예측하는 방법

정상 전압에서 10년을 기다릴 수는 없으니, 더 높은 전압과 온도로 파괴를 앞당긴 뒤 그 결과를 사용 조건으로 거꾸로 계산합니다. 이 외삽이 TDDB 평가의 핵심이죠.

면적 환산이 필요한 이유는 절연막이 가장 약한 한 곳에서 무너지기 때문입니다. 칩 전체의 게이트 면적은 시편보다 훨씬 넓으니, 약한 곳을 품을 확률도 그만큼 높아지죠.

E 모델과 1/E 모델

전압 가속을 설명하는 모델은 하나로 정리되지 않았습니다. E 모델은 전기장이 원자 결합을 끊는 열화학 반응을 돕는다고 보고, 수명의 로그가 전기장에 비례해 줄어든다고 가정합니다. 1/E 모델은 터널링한 전자가 양극 쪽에서 정공을 만들어 손상을 일으킨다고 보고, 수명의 로그가 전기장의 역수에 비례한다고 가정하죠.

두 모델은 시험하는 높은 전기장 영역에서는 둘 다 데이터와 잘 맞지만, 낮은 사용 전기장으로 외삽하면 결과가 크게 갈립니다. 일반적으로 E 모델이 더 짧은 수명을 예측해 보수적인 쪽으로 쓰이고, 아주 얇은 막에서는 전압의 거듭제곱으로 수명을 나타내는 모델도 널리 씁니다. 어떤 모델을 택하느냐가 곧 허용 전압을 정하므로, 이 선택 자체가 중요한 공학적 판단이죠.

High-k 게이트와 배선 사이 절연막

누설 전류를 줄이려고 도입한 High-k 메탈 게이트(HKMG, High-k Metal Gate)는 하프늄 계열 산화물 아래에 얇은 실리콘 산화막 계면층을 두는 이중 구조입니다. 그래서 두 층의 전기장 분포와 결함이 어떻게 상호작용하는지를 함께 봐야 하고, 기존 실리콘 산화막 때의 경험을 그대로 옮겨 쓰기 어렵죠.

시간 의존 절연 파괴는 게이트에서만 일어나지 않습니다. 구리 배선 사이를 채우는 저유전율 절연막에서도 같은 현상이 생기는데, 이를 BEOL TDDB라고 부르죠. 배선 간격이 좁아질수록 전기장이 세지고, 다공성 저유전율 재료는 기계적으로 약하며 수분이나 구리 확산의 영향을 받기 쉬워 관리가 까다롭습니다.

설계와 공정에서의 대응

공정에서는 막의 두께 균일도와 계면 품질을 높이고, 막을 만드는 과정에서 생기는 결함과 플라즈마 손상을 줄이는 데 힘을 씁니다. 처음부터 트랩이 적은 막이 트랩이 쌓이는 데도 더 오래 걸리기 때문이죠.

설계에서는 공정이 정해 준 최대 동작 전압을 지키는 것이 가장 기본입니다. 성능을 높이려고 잠깐 전압을 올리는 부스트 동작도 전체 사용 시간 중 얼마나 쓰는지 제한하고, 더 높은 전압이 필요한 입출력 회로에는 두꺼운 절연막을 쓴 별도 트랜지스터를 씁니다. 댐의 수위 관리처럼, 버틸 수 있는 한계가 아니라 오래 버틸 수 있는 선에서 운전하는 셈이죠.

게이트 절연막과 배선 절연막 비교 표

구분	게이트 절연막 TDDB	배선 간 절연막(BEOL) TDDB
위치	트랜지스터 게이트와 채널 사이	같은 층 구리 배선 사이
주요 재료	실리콘 산화막, High-k 산화물	저유전율(Low-k) 절연막
전기장을 키우는 요인	절연막 두께 감소	배선 간격 감소
주요 열화 요인	트랩 생성과 퍼콜레이션	결함, 수분, 구리 확산
고장의 결과	게이트 누설, 트랜지스터 특성 변화	배선 간 누설, 단락
대응	동작 전압 제한, 막질 개선	배선 간격 규칙, 확산 방지막

핵심 정리

TDDB는 절연막이 순간 내압보다 낮은 전기장에서도 시간이 지나면 트랩이 쌓여 결국 무너지는 마모 고장입니다. 수명은 고전압·고온 시험 결과를 와이블 통계와 전압 가속 모델로 외삽해 구하고, 모델 선택과 면적 환산에 따라 허용 전압이 달라지죠.

댐이 무너지지 않는 비결이 튼튼한 벽만이 아니라 낮게 유지하는 수위에 있듯, 절연막의 수명도 공정의 막질과 설계의 전압 관리가 함께 지킵니다. 신뢰성 데이터를 볼 때는 어떤 전압 모델로 외삽했는지부터 확인하는 습관을 들이면 좋습니다.

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