방사선 내성 설계, 우주용 반도체가 오류를 견디는 방법

같은 퍼즐을 세 사람이 각자 맞춘 뒤 결과를 비교한다고 해 보겠습니다. 한 사람이 조각 하나를 잘못 끼워도 나머지 두 사람의 그림이 같다면 다수결로 올바른 그림을 고를 수 있죠.

우주에서 쓰는 칩의 방사선 내성 설계가 바로 이런 발상을 담고 있습니다. 고칠 수 없는 우주에서는 오류를 완전히 막기보다, 오류가 생겨도 시스템이 올바른 답을 내도록 여러 층으로 대비하죠. 이 글에서는 지상의 소프트 에러 글에서 한 걸음 더 나아가, 우주 환경에서 쓰는 공정과 회로와 시스템의 대책을 차례로 살펴봅니다.

퍼즐과 다른 점이 있습니다. 세 사람은 서로 멀리 떨어져 있지만 칩 속의 세 모듈은 같은 실리콘 위에 가까이 있어서, 입자 하나가 여러 곳을 한꺼번에 때릴 수 있습니다. 또 결과를 비교해 주는 투표 장치도 같은 칩 안에 있으니 그 장치까지 지켜야 하죠.

우주에서 칩이 맞는 방사선, 누적 손상과 순간 사건

우주에는 지구 자기장에 붙잡힌 양성자와 전자, 태양이 이따금 뿜어내는 고에너지 양성자, 멀리서 날아오는 은하 우주선이 있습니다. 은하 우주선에는 무거운 원자핵도 섞여 있어서, 지상까지 내려오는 중성자와는 성격이 다른 입자가 칩에 닿을 수 있습니다. 어느 환경에 얼마나 머무는지는 궤도와 임무 기간에 따라 크게 달라집니다.

칩에 미치는 영향은 두 갈래로 나눠 생각하면 쉽습니다. 하나는 오래 맞을수록 쌓이는 누적 손상이고, 다른 하나는 입자 한 개가 지나가는 순간에 생기는 사건입니다. 두 영향은 원인도 대책도 달라서 따로 다뤄야 합니다.

총 이온화 선량, 칩이 서서히 변하는 원리

총 이온화 선량(TID, Total Ionizing Dose)은 방사선이 칩의 절연막에서 만들어 낸 이온화의 누적량입니다. 입자가 산화막을 지나가면 전자와 정공 쌍이 생기는데, 전자는 금방 빠져나가지만 정공은 느려서 산화막 안에 갇히는 경우가 많죠. 갇힌 양전하가 쌓이면 트랜지스터의 문턱 전압이 움직입니다.

그 결과 꺼져 있어야 할 트랜지스터에 전류가 새고, 소자 가장자리를 따라 누설 경로가 생기며, 소비 전류가 서서히 늘어납니다. 최신 공정의 얇은 게이트 산화막은 갇히는 전하가 적어 비교적 강한 편이지만, 소자 사이를 분리하는 두꺼운 산화막은 여전히 취약한 지점입니다.

단일 사건 효과, 입자 하나가 만드는 SEU와 SET과 SEL

단일 사건 효과(SEE, Single Event Effect)는 입자 하나가 지나간 자리에서 생기는 현상의 총칭입니다. 입자가 실리콘 안에서 단위 거리당 잃는 에너지를 LET(Linear Energy Transfer)라고 하고, 이 값이 클수록 만들어지는 전하가 많죠. 어떤 소자가 영향을 받기 시작하는 LET의 문턱을 알면 그 칩이 어떤 입자에 약한지 가늠할 수 있습니다.

SEU(Single Event Upset)는 메모리 셀이나 플립플롭에 저장된 값이 뒤집히는 현상이고, 소프트 에러 글에서 다룬 원리와 같습니다. 소자는 멀쩡하고 다시 쓰면 회복되죠.

SET(Single Event Transient)는 조합 논리를 지나가는 입자가 짧은 전압 펄스를 만드는 현상입니다. 이 펄스가 하필 클록이 값을 잡는 순간에 도착하면 플립플롭이 잘못된 값을 저장하는데, 클록이 빨라질수록 펄스가 잡힐 확률이 커집니다.

SEL(Single Event Latch-up)은 CMOS 안에 숨은 기생 사이리스터가 입자 한 개 때문에 켜져, 전원과 접지 사이에 큰 전류가 계속 흐르는 현상입니다. 전원을 끄기 전에는 멈추지 않고 온도가 높을수록 일어나기 쉬우며, 오래 방치하면 소자가 열로 손상될 수 있어서 다른 두 현상보다 위험합니다. 원리는 ESD 보호 설계 글의 래치업과 같고, 입자가 방아쇠가 된다는 점만 다릅니다.

공정으로 막는 방식, RHBP

RHBP(Radiation Hardened By Process)는 제조 공정 자체를 방사선에 강하게 바꾸는 방식입니다. 대표적으로 SOI 웨이퍼가 있는데, 트랜지스터 아래에 절연막이 있어 입자가 만든 전하를 모으는 실리콘 부피가 작아지고 래치업을 일으키는 기생 경로도 사라집니다.

에피택셜 웨이퍼와 깊은 분리 구조, 방사선 노출에 둔감하도록 다듬은 산화막 공정도 같은 방식에 속합니다. 이런 공정은 특수한 조건으로 관리하는 전용 라인에서 만드는 경우가 많아서 물량이 적고 가격이 높으며, 최신 상용 공정보다 세대가 뒤처지기 쉽습니다.

회로 설계로 막는 방식, RHBD

RHBD(Radiation Hardened By Design)는 일반 상용 공정을 쓰면서 회로와 레이아웃으로 내성을 얻는 방식입니다. 공정을 바꾸지 않으니 최신 공정의 성능과 가격 이점을 가져올 수 있다는 점이 매력이죠.

TID 대책으로는 게이트가 소스를 고리처럼 감싸는 환형 트랜지스터가 있습니다. 누설이 생기는 산화막 가장자리 경로 자체를 없애는 구조이고, 면적이 늘고 트랜지스터 비율을 자유롭게 정하기 어렵다는 대가가 따릅니다.

SEU 대책으로는 정보를 서로 다른 노드에 이중으로 저장하고 되먹임으로 복구하는 내방사선 셀이 대표적입니다. 한 노드가 교란되어도 다른 노드가 원래 값을 되살리는 구조죠. 래치업에는 웰 탭과 가드 링을 촘촘히 두어 기생 경로가 켜지기 어렵게 만듭니다.

시스템으로 막는 방식, 3중 모듈 중복과 래치업 보호

3중 모듈 중복(TMR, Triple Modular Redundancy)은 같은 회로를 세 벌 두고 출력을 다수결로 정하는 방식입니다. 한 벌에 오류가 생겨도 나머지 두 벌이 같은 값을 내면 올바른 결과가 나오죠. 도입의 퍼즐이 바로 이 구조입니다.

메모리에는 ECC와 스크러빙을 함께 씁니다. 스크러빙은 메모리를 주기적으로 읽어 오류를 고쳐 다시 써 두는 방식으로, 오류가 쌓여 정정 능력을 넘기 전에 청소하는 역할을 하죠. TMR 회로도 오류가 난 모듈을 다수결 결과로 되돌려 주는 방식으로 같은 효과를 얻습니다.

래치업은 시스템 차원에서 전류를 감시해 막습니다. 전원 전류가 정해진 한계를 넘으면 전원을 잠깐 끊었다 다시 넣어 기생 경로를 끄는 방식이고, 소자가 열로 손상되기 전에 반응할 만큼 빨라야 합니다. 이 밖에 소프트웨어가 멈췄을 때 재시작시키는 워치독 타이머와, 이상이 생기면 안전한 상태로 되돌아가는 동작 모드도 시스템 대책의 일부입니다.

상용 부품과 방사선 내성 부품 사이의 절충

방사선 내성 부품은 믿을 만하지만 비싸고 성능이 낮은 경향이 있습니다. 그래서 일부 임무는 상용 부품(COTS, Commercial Off-The-Shelf)을 쓰고 시스템 대책으로 부족한 내성을 메웁니다.

상용 부품은 환경이 비교적 순하고 임무 기간이 짧을수록 유리합니다. 궤도와 기간에 따라 누적 선량이 달라지고, 같은 모델이어도 생산 로트에 따라 내성이 다를 수 있어 방사선 시험으로 확인하는 과정이 따라붙습니다.

따라서 정답은 하나가 아닙니다. 임무 기간, 고장이 났을 때의 피해, 수리 가능성, 예산을 함께 놓고 공정과 설계와 시스템 대책의 조합을 정하는 일이 방사선 내성 설계의 실무입니다.

방사선 내성 설계를 둘러싼 흔한 오해

차폐를 두껍게 하면 방사선 문제가 해결된다는 생각은 흔한 오해입니다. 금속 차폐는 전자와 에너지가 낮은 양성자를 줄여 주지만, 에너지가 매우 높은 입자는 그대로 통과하고 차폐재와 부딪혀 2차 입자를 새로 만들기도 합니다. 차폐는 무게가 곧 비용이어서 칩 자체의 내성과 함께 설계합니다.

방사선 내성이 있다고 어떤 환경에서도 안전한 것은 아닙니다. 내성은 견디는 선량이나 LET 같은 수준으로 정해지며, 임무 환경이 그 수준을 넘으면 같은 부품도 실패하죠.

세 단계 대책 비교 표

구분	RHBP (공정)	RHBD (회로 설계)	시스템 대책
바꾸는 대상	웨이퍼와 제조 공정	회로 구조와 레이아웃	여러 칩과 소프트웨어의 구성
대표 기법	SOI, 에피택셜 웨이퍼, 산화막 공정 조정	환형 트랜지스터, 이중 노드 저장 셀, 가드 링	TMR, ECC와 스크러빙, 전류 감시와 전원 재투입, 워치독
주로 막는 효과	TID와 SEL, 전하 수집 감소	TID 누설과 SEU	SEU와 SET의 결과, SEL의 피해
치르는 대가	높은 가격, 적은 물량, 뒤처진 공정	면적과 전력 증가, 설계 복잡도	부품 수와 전력, 무게 증가
놓치기 쉬운 점	공정만으로 모든 효과가 막히지는 않음	상용 공정의 변경에 대응하기 어려움	투표 장치와 전원 감시 회로도 보호가 필요함

핵심 정리

방사선 내성 설계는 오래 쌓이는 TID와 입자 하나가 만드는 SEU, SET, SEL에 대응해 공정과 회로와 시스템 세 단계로 대비하는 일입니다. 어느 한 단계로 모든 것을 막을 수 없으므로, 임무 기간과 위험을 따져 상용 부품과 내성 부품, 그리고 TMR이나 ECC 같은 시스템 대책을 조합합니다.

세 사람이 같은 퍼즐을 맞추는 비유로 돌아가면, 다수결은 사람을 늘리는 것만으로는 부족하고 서로 떨어져 있어야 효과가 큽니다. 칩에서도 중복 회로를 가까이 두면 한 번에 함께 당할 수 있다는 점이 방사선 내성 설계에서 가장 먼저 확인해야 할 부분입니다.

면접 대비 질문