CFET 적층 트랜지스터, 수직 적층과 제조 난제

비싼 도심 땅에 상가 두 채를 들여야 하는데 대지가 좁다면, 두 가게를 바닥에 나란히 붙이는 데에는 한계가 금방 옵니다. 이럴 때 건축에서 꺼내는 해법은 단순하죠. 1층 가게 위에 2층 가게를 그대로 포개 올리는 복층 설계로 바꾸는 것입니다.

트랜지스터의 세계에서도 같은 고민이 벌어지고 있습니다. 전자를 흘리는 nMOS와 정공을 흘리는 pMOS를 웨이퍼 바닥에 나란히 눕히던 방식이 면적의 한계에 다다랐기 때문입니다. 오늘은 이 둘을 위아래로 포개 올리는 CFET 적층 트랜지스터의 개념과, 복층 빌딩을 짓는 것과는 비교할 수 없이 까다로운 제조 난제를 하나씩 풀어 보겠습니다.

평면에 나란히 놓은 nMOS와 pMOS가 부딪힌 면적의 벽

디지털 논리 회로의 기본 단위인 스탠다드 셀은 nMOS와 pMOS가 한 쌍을 이루어 동작합니다. 지금까지는 이 두 소자를 웨이퍼 평면 위에 좌우로 나란히 배치해 왔죠.

문제는 두 소자 사이에 반드시 비워 두어야 하는 n-p 분리 간격(n-to-p spacing)입니다. nMOS와 pMOS는 서로 다른 금속과 농도를 쓰기 때문에, 공정 중 옆 소자를 건드리지 않으려면 가운데에 넓은 완충 공간이 필요합니다.

트랜지스터 자체를 아무리 미세하게 줄여도 이 골목길 같은 간격이 남아 있는 한 셀 면적을 더 줄이기 어렵습니다. 바닥 면적이 모자라면 위로 쌓는다는 건축의 발상이 반도체로 넘어온 배경이 바로 여기에 있습니다.

CFET 적층 트랜지스터가 n과 p를 수직으로 포개는 원리

이름부터 뜯어보겠습니다. 상보형 전계효과트랜지스터(CFET, Complementary FET)는 서로를 보완하는(상보적인) nMOS와 pMOS를 평면에 눕히지 않고, 한쪽을 다른 한쪽 위에 수직으로 쌓아 올린 구조입니다.

핵심은 평면에서 자리를 다투던 두 소자를 3차원으로 겹치면서 n-p 분리 간격이라는 평면상의 낭비 공간이 통째로 사라진다는 점입니다. 복층 상가가 1층과 2층을 같은 대지 위에 포개 올리듯, CFET 적층 트랜지스터는 하나의 바닥 면적 안에 두 개의 소자를 담습니다.

그래서 이론적으로는 같은 기능을 하는 회로의 면적을 절반에 가깝게 줄일 수 있습니다. 다만 건물은 1층 천장이 2층 바닥이 되어 그만이지만, 반도체는 아래층 소자를 완성한 뒤 그 위에 또 하나의 완전한 소자를 결정 수준의 정밀도로 올려야 한다는 점이 결정적으로 다릅니다.

모놀리식과 시퀀셜, 두 가지 적층 공정 흐름

위층 소자를 어떻게 만드느냐에 따라 적층 방식은 크게 두 갈래로 나뉩니다. 각각을 건물에 비유하면, 하나는 한 현장에서 층을 이어 올리는 방식이고 다른 하나는 다른 곳에서 지은 층을 가져와 얹는 방식이죠.

반면 모놀리식(Monolithic) CFET은 희생층을 번갈아 쌓은 하나의 적층 구조에서 위아래 채널을 한꺼번에 만들어 내려는 방식입니다. 공정 단계를 공유해 효율적이지만, 하나의 기둥 안에서 위아래 소자의 금속과 도핑을 따로 제어해야 해 난이도가 매우 높습니다.

흔히 CFET은 칩 두 장을 포개는 3D 적층 패키징과 같은 것이라고 오해하기 쉽습니다. 그러나 CFET은 패키지가 아니라 트랜지스터 한 개 수준에서 n과 p를 겹치는 소자 내부의 기술이라는 점에서 전혀 다른 층위의 이야기입니다.

CFET 적층 트랜지스터의 제조 난제와 공정 난이도

CFET 적층 트랜지스터가 매력적인 만큼 넘어야 할 산도 높습니다. 가장 큰 벽은 위아래로 깊게 쌓인 구조를 다루는 초고종횡비(high aspect ratio) 공정입니다.

층이 두 배로 높아지니 식각과 증착으로 좁고 깊은 구멍을 바닥까지 고르게 채우기가 훨씬 까다로워집니다. 아래층까지 내려가는 수직 콘택을 뚫을 때 중간의 다른 층을 건드리면 그대로 불량이 되죠.

열 예산도 문제입니다. 특히 시퀀셜 방식에서는 위층을 만들 때 가해지는 열이 이미 완성된 아래층의 도핑 분포나 금속을 망가뜨릴 수 있어, 저온에서 소자를 만드는 기술이 필수가 됩니다. 여기에 위아래 소자에서 나오는 열이 좁은 공간에 갇혀 빠져나가기 어려운 방열 문제까지 더해집니다.

FinFET, 포크시트, CFET 구조 비교

평면을 벗어난 트랜지스터가 어떻게 면적의 벽을 넘어 왔는지, 세 구조를 나란히 놓고 비교하면 흐름이 분명해집니다.

구분	FinFET	포크시트 트랜지스터	CFET
n과 p 배치	평면에 수평 배치	평면이지만 유전체 격벽으로 초근접	수직 적층으로 포갬
n-p 분리 간격	넓게 필요	격벽 두께로 축소	평면상 간격 자체가 소멸
면적 축소 효과	기준	중간 수준	가장 큼(최대 약 절반)
핵심 공정 과제	핀 균일도	격벽 식각 선택비	초고종횡비 적층과 저온 공정

핵심 정리

좁은 땅에 상가를 더 들이려 1층 위에 2층을 포개 올리는 복층 설계처럼, CFET 적층 트랜지스터는 평면에서 자리를 다투던 nMOS와 pMOS를 위아래로 겹쳐 n-p 분리 간격이라는 면적 낭비를 근본적으로 없앤 구조입니다.

대신 건물과 달리 결정 수준의 정밀도로 층을 쌓아야 하므로 초고종횡비 식각과 수직 배선, 저온 공정, 방열이라는 네 가지 난제를 함께 풀어야 합니다. 그럼에도 미세화의 다음 단계를 여는 가장 유력한 구조로 꼽히며 활발히 연구되고 있습니다.

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