ESD 보호 설계, 정전기와 래치업에서 칩을 지키는 법

건조한 겨울날 털스웨터를 입고 걷다가 문고리를 잡으면 손끝에서 따끔한 불꽃이 튑니다. 사람은 깜짝 놀라고 끝나지만, 그 순간 몸에 쌓였던 수천 볼트의 전하가 아주 짧은 시간에 문고리로 빠져나간 것이죠. 만약 문고리 자리에 칩의 핀이 있었다면 이야기가 달라집니다.

수 nm 두께의 절연막과 가느다란 배선으로 이루어진 칩에게 그 불꽃은 번개와 같습니다. 그래서 칩은 설계 단계부터 정전기가 지나갈 우회로를 만들어 두는데, 이것이 ESD 보호 설계입니다. 이 글에서는 정전기를 시험하는 기준과 보호 회로의 원리, 그리고 CMOS 구조에 숨어 있는 또 다른 위험인 래치업까지 함께 정리합니다.

ESD, 칩에 떨어지는 작은 번개

정전기 방전(ESD, Electrostatic Discharge)은 서로 다른 전위로 대전된 물체가 닿거나 가까워질 때 전하가 순간적으로 이동하는 현상입니다. 칩 입장에서는 수 ns에서 수백 ns 사이에 수 A에 이르는 전류가 핀으로 몰려드는 사건이죠.

이 전류가 엉뚱한 길로 흐르면 게이트 절연막이 뚫리거나, 접합부가 녹거나, 배선이 끊어집니다. 더 까다로운 경우는 당장 기능은 멀쩡하지만 절연막에 손상이 남아 나중에 수명이 짧아지는 잠재 손상이죠. 그래서 ESD는 조립 공정의 정전기 관리와 칩 내부의 보호 회로, 두 겹으로 대응합니다.

공장에서는 손목 접지 밴드, 도전성 작업대, 이오나이저로 정전기가 쌓이지 않게 관리합니다. 하지만 환경을 아무리 관리해도 정전기를 완전히 없앨 수는 없으니, 칩 스스로 일정 수준의 방전을 견디도록 만드는 것이 기본이죠.

HBM과 CDM, ESD를 시험하는 기준

칩이 얼마나 견디는지는 실제 방전 상황을 흉내 낸 표준 모델로 시험합니다. HBM(Human Body Model)은 대전된 사람이 칩 핀을 만지는 상황으로, 100 pF 커패시터에 충전한 전하를 1.5 kΩ 저항을 거쳐 방전시키는 회로로 표현하죠. 상승 시간이 수 ns, 지속 시간이 수백 ns인 비교적 느린 펄스입니다.

CDM(Charged Device Model)은 칩 자체가 대전되어 있다가 핀 하나가 금속에 닿는 순간 한꺼번에 방전되는 상황입니다. 자동화된 조립 장비에서 칩이 미끄러지거나 움직이며 대전되는 일이 많아 실제 공정에서 중요성이 커졌죠. CDM은 1 ns보다 훨씬 짧은 시간에 큰 전류가 흐르는 펄스라서, 보호 회로가 미처 켜지기 전에 내부 회로가 먼저 손상되기 쉽습니다.

장비를 통한 방전을 흉내 낸 MM(Machine Model)도 예전에는 함께 쓰였습니다. 하지만 실제 현장의 손상과 잘 맞지 않는다는 지적이 이어지면서, 현재 부품 인증에서는 HBM과 CDM을 중심으로 평가하는 추세입니다.

칩 안의 ESD 보호 설계

ESD 보호 설계의 목표는 하나입니다. 방전 전류가 내부 회로를 거치지 않고 전원선이나 접지선으로 빠져나가게 길을 미리 열어 두는 것이죠. 평소에는 꺼져 있다가 비정상적으로 높은 전압이 걸릴 때만 빠르게 켜지는 소자를 패드마다 둡니다.

다이오드와 GGNMOS

가장 기본적인 보호 소자는 패드와 VDD, 패드와 VSS 사이에 둔 다이오드입니다. 정상 신호 범위에서는 역방향이라 꺼져 있고, 신호가 전원보다 높거나 접지보다 낮아지면 켜져 전류를 흘려 보내죠.

GGNMOS(Grounded-Gate NMOS)는 게이트를 접지에 묶은 NMOS로, 높은 전압이 걸리면 내부의 기생 NPN 바이폴라 트랜지스터가 켜지며 전압이 오히려 뚝 떨어지는 스냅백(Snapback) 동작을 합니다. 낮은 전압으로 큰 전류를 흘릴 수 있어 면적 대비 효율이 좋죠.

전원 클램프

핀과 핀 사이의 방전은 결국 전원망을 거쳐 흐르므로, VDD와 VSS 사이에 큰 전류를 받아 줄 전원 클램프(Power Clamp)가 필요합니다. 흔히 저항과 커패시터로 전압 상승 속도를 감지해 큰 NMOS를 켜는 구조를 쓰죠. 전원을 정상적으로 켤 때는 상승이 느려 반응하지 않고, ESD처럼 아주 빠른 상승에만 켜지도록 시간 상수를 맞춥니다.

ESD 설계 창, 너무 약해도 너무 강해도 안 된다

보호 소자가 켜지는 전압에는 지켜야 할 범위가 있습니다. 정상 동작 전압보다는 충분히 높아야 평소에 켜지지 않고, 보호하려는 게이트 절연막이나 접합이 망가지는 전압보다는 낮아야 하죠. 이 사이의 범위를 ESD 설계 창(ESD Design Window)이라고 부릅니다.

공정이 미세해질수록 절연막이 얇아져 파괴 전압이 낮아지고, 설계 창은 점점 좁아집니다. 게다가 보호 소자는 핀에 정전 용량을 더하기 때문에, 고속 인터페이스에서는 보호를 키울수록 신호 품질이 나빠지는 맞교환이 생기죠. 그래서 핀마다 요구되는 견딤 수준과 속도를 따져 보호 소자의 크기를 정합니다.

스냅백 소자는 한 번 켜진 뒤 유지되는 전압이 정상 전원 전압보다 낮으면, ESD가 끝난 뒤에도 꺼지지 않고 전류를 계속 흘릴 수 있습니다. 이 문제는 바로 다음에 볼 래치업과 같은 성격이라, ESD 보호 설계는 래치업과 함께 검토하는 것이 일반적이죠.

래치업, CMOS 안에 숨은 사이리스터

CMOS는 같은 실리콘 기판 위에 NMOS와 PMOS를 나란히 만듭니다. 그런데 P형 기판, N형 웰, 그 안의 P+ 소스, 기판 위의 N+ 소스가 이어지면서 의도하지 않은 PNPN 구조, 즉 기생 사이리스터가 생기죠. 이 구조는 기생 PNP와 NPN 바이폴라 트랜지스터가 서로의 베이스 전류를 공급하는 형태입니다.

평소에는 꺼져 있지만, 입출력 핀에 전원보다 높거나 접지보다 낮은 전압이 들어와 기판이나 웰에 전류가 주입되면 한쪽 트랜지스터가 켜집니다. 두 트랜지스터의 이득을 곱한 값이 1 이상이면 서로를 계속 켜 주는 되먹임이 걸려, VDD에서 VSS로 큰 전류가 흐르는 래치업(Latch-up) 상태가 되죠.

래치업이 무서운 이유는 원인이 사라지면 저절로 풀릴 것이라는 기대와 달리, 전원을 끊기 전까지 상태가 유지된다는 점입니다. 그 사이 흐르는 큰 전류로 배선이 녹거나 칩이 영구적으로 손상될 수 있죠.

래치업을 막는 레이아웃과 시험

래치업 대책의 핵심은 기생 트랜지스터가 켜지기 어렵게 만들고, 켜지더라도 되먹임이 유지되지 않게 하는 것입니다. 웰과 기판의 저항이 크면 작은 주입 전류로도 베이스 전압이 쉽게 올라가므로, 웰 탭과 기판 탭을 트랜지스터 가까이 촘촘히 두어 그 저항을 낮추죠.

입출력 회로처럼 전류 주입이 일어나기 쉬운 곳은 가드 링(Guard Ring)으로 둘러싸 주입된 캐리어를 중간에서 걷어 냅니다. NMOS와 PMOS 사이 간격을 넓히는 것도 기생 트랜지스터의 이득을 낮추는 방법이죠. 공정 차원에서는 에피 웨이퍼나 깊은 트렌치 분리를 쓰고, 절연막 위에 소자를 만드는 SOI(Silicon On Insulator)는 기판을 통한 PNPN 경로 자체를 끊어 줍니다.

설계가 끝난 칩은 JEDEC의 래치업 시험 표준인 JESD78에 따라 평가하는 경우가 많습니다. 핀에 일정한 전류를 주입하거나 전원에 과전압을 걸어 래치업이 일어나는지 확인하고, 자동차용 부품은 고온 조건까지 요구되기도 하죠.

ESD와 래치업 비교 표

구분	ESD	래치업
현상	외부 정전기의 순간 방전	기생 PNPN 구조의 되먹임 도통
시간 규모	ns에서 수백 ns	전원을 끊을 때까지 지속
주요 원인	사람, 장비, 칩 자체의 대전	핀의 과전압·저전압으로 인한 전류 주입
대표 시험	HBM, CDM	전류 주입 시험, 과전압 시험
주요 대책	다이오드, GGNMOS, 전원 클램프	웰·기판 탭, 가드 링, 간격 확보, SOI
설계상 맞교환	보호 강도와 핀 정전 용량	대책 면적과 칩 집적도

핵심 정리

ESD 보호 설계는 방전 전류가 내부 회로 대신 다이오드와 전원 클램프를 거쳐 빠져나가도록 길을 만드는 일이고, 보호 소자의 동작 전압은 정상 전압과 파괴 전압 사이의 설계 창 안에 들어와야 합니다. 래치업은 CMOS 구조에 숨은 기생 사이리스터가 켜지는 현상으로, 탭과 가드 링, 간격 확보로 막고 표준 시험으로 확인하죠.

문고리의 따끔함을 막으려고 정전기 자체를 없애기보다 미리 손으로 벽을 짚어 전하를 흘려 보내는 것처럼, 칩도 방전이 지나갈 안전한 길을 미리 열어 둡니다. 보호 회로를 검토할 때는 전류가 어느 경로로 빠져나가는지 핀마다 그려 보는 습관이 가장 큰 도움이 됩니다.

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