MOSFET 누설 전류 세 종류, 원인과 대책을 구분해 보기

문을 닫은 대형 마트 앞을 한밤에 지나가 보면 조명은 꺼져 있어도 전기 요금은 계속 올라갑니다. 냉장 진열대 문틈으로 새는 냉기, 얇은 유리창으로 빠져나가는 열, 뒷문 틈의 바람이 모두 다른 경로이고, 구멍마다 막는 방법도 다르기 때문이죠.

칩도 마찬가지입니다. 클록이 멈추고 값이 바뀌지 않는 동안에도 트랜지스터에서는 누설 전류(Leakage Current)가 흐르고, 대표적인 MOSFET 누설 전류는 서브스레숄드, 게이트, 접합이라는 세 갈래로 나뉩니다. 각 갈래의 원인과 대책을 구분해서 읽는 것이 이 글의 목표입니다.

MOSFET 누설 전류, 꺼진 트랜지스터에서 새는 세 갈래

꺼진 트랜지스터는 전류가 0이다라는 이해는 이상적인 스위치의 이야기입니다. 실제 MOSFET은 꺼져 있어도 아래 세 길로 전류가 흐릅니다.

하나씩 보면 작은 값이지만 개수가 문제입니다. 현대 칩은 트랜지스터가 수십억 개이기 때문에 한 개의 누설이 미미해도 합치면 대기 전력의 큰 부분이 됩니다.

누설이 문제로 떠오른 배경에는 두 가지 흐름이 겹쳐 있습니다. 미세화로 게이트 절연막이 얇아졌고, 전원 전압을 낮추면서 성능을 지키려고 문턱 전압도 함께 낮춰 온 것입니다. 한 갈래씩 원인을 따로 따져야 대책이 보입니다.

서브스레숄드 누설, 문턱 전압 아래의 지수 전류

게이트 전압이 문턱 전압보다 낮아도 소스 쪽 에너지 장벽을 넘는 전자는 조금 있습니다. 전자의 에너지가 열에 따라 퍼져 있기 때문에 장벽을 넘을 수 있는 전자의 수는 볼츠만 분포를 따라 지수적으로 줄고, 장벽 높이가 게이트 전압으로 조절되니 전류도 게이트 전압에 지수적으로 의존합니다.

온도의 영향도 큽니다. k × T / q는 25°C에서 약 25.7 mV인데 85°C에서는 약 30.8 mV로, 약 20% 커집니다. 그만큼 기울기가 완만해지고 문턱 전압도 낮아지므로, 뜨거운 칩일수록 서브스레숄드 누설은 눈에 띄게 늘어납니다.

그래서 서브스레숄드 누설은 MOSFET 누설 전류 중에서도 칩의 대기 전력을 이야기할 때 가장 먼저 꼽는 주범입니다. 드레인 전압이 높아 문턱 전압이 내려가는 DIBL까지 겹치면 같은 소자에서 더 크게 새고, 이 전류를 줄이는 가장 직접적인 방법이 문턱 전압을 높이는 것입니다.

게이트 누설, 얇은 산화막을 통과하는 터널링

게이트 산화막은 절연체지만 두께가 수 nm 이하로 얇아지면 전자가 장벽을 넘지 않고 파동처럼 스며들어 반대편으로 빠져나옵니다. 이것이 양자 터널링(Quantum Tunneling)이고, 산화막이 얇을 때 두드러지는 형태를 직접 터널링이라 부릅니다. 전계가 매우 강한 조건에서는 파울러-노르트하임 터널링(Fowler-Nordheim Tunneling)이 주를 이룹니다.

게이트 누설은 서브스레숄드 누설과 성질이 다릅니다. 막 두께에 지수적으로 민감해서, SiO2 막에서는 두께가 약 0.2 nm 줄 때 전류가 10배 안팎으로 커진다는 경험칙이 쓰입니다(문헌에 따라 값이 다릅니다). 게이트 면적에 비례하고, 온도에는 상대적으로 둔감합니다.

흐르는 위치도 두 군데로 나눠 생각하면 쉽습니다. 켜진 상태에서는 반전층 전체 면적을 통해 게이트에서 채널로 흐르고, 꺼진 상태에서도 게이트와 소스, 드레인이 겹치는 가장자리로는 계속 샙니다.

이 원리가 High-k 메탈 게이트가 등장한 이유입니다. 전원 전압이 높은 입출력 회로에는 같은 칩 안에서도 더 두꺼운 산화막의 트랜지스터를 따로 쓰는데, 두꺼울수록 게이트 누설과 막의 신뢰성 모두에 유리하기 때문입니다.

접합 누설과 GIDL, 역방향 접합에서 새는 전류

소스와 드레인은 기판과 PN 접합을 이루고 있고, 이 접합은 보통 역방향으로 걸려 있어 전류가 거의 흐르지 않아야 합니다. 그래도 새는 몫이 있는데, 이것이 접합 누설입니다. 원인은 크게 세 가지로 나눌 수 있습니다.

GIDL(Gate-Induced Drain Leakage)은 같은 밴드 간 터널링이 게이트와 드레인이 겹친 가장자리에서 일어나는 경우입니다. 꺼진 NMOS의 게이트를 0 V나 음의 전압으로 두고 드레인을 높게 걸면 그 부분의 전계가 매우 세지고, 게이트 전압이 더 낮을수록 전류가 오히려 커집니다. 서브스레숄드 곡선이 내려가다 다시 올라가는 이유가 이것입니다.

접합 누설은 DRAM에서 특히 중요합니다. 셀 커패시터의 전하가 접합을 통해 조금씩 새는 속도가 곧 리프레시 간격을 정하기 때문입니다. 온도에 따라 지수적으로 늘어나는 성질이 있어, 문헌에 따라 약 8~10°C마다 두 배 안팎이라는 경험칙이 쓰입니다.

누설을 줄이는 방법과 얽힌 맞교환

MOSFET 누설 전류의 세 갈래는 원인이 다르기 때문에 대책도 따로 짭니다. 한 가지를 줄이려다 다른 갈래를 키우는 경우가 많아, 대책을 고를 때는 반드시 부작용을 함께 따져야 합니다.

회로 수준에서 쓰는 요령 하나가 직렬로 연결된 트랜지스터입니다. 꺼진 트랜지스터 두 개를 직렬로 쌓으면 중간 노드 전압이 조금 올라, 위쪽 소자는 VGS가 음수가 되고 VDS가 줄며 문턱 전압도 올라갑니다. 지수 관계 덕분에 이 작은 변화가 누설을 크게 줄이고, 이를 스택 효과라고 부릅니다.

맞교환의 예를 들어 보겠습니다. 채널과 할로 도핑을 올리면 서브스레숄드 누설은 줄지만 접합의 전계가 세져 밴드 간 터널링이 늘어납니다. 문턱 전압을 올리면 누설은 줄지만 구동 전류가 줄어 속도가 느려지고, 산화막을 얇게 하면 성능은 좋아지지만 게이트 누설이 늘어납니다. 설계에서는 속도가 필요한 경로에만 낮은 문턱 전압 셀을 쓰는 식으로 균형을 잡습니다.

누설 전류 세 종류 비교 표

구분	서브스레숄드 누설	게이트 누설	접합 누설(GIDL 포함)
흐르는 경로	소스에서 드레인	게이트에서 채널, 소스, 드레인	소스와 드레인에서 기판
원인 현상	장벽을 넘는 열적 전자 (지수적)	산화막 양자 터널링	열 생성, 확산, 밴드 간 터널링
크게 좌우하는 변수	문턱 전압, 기울기, 온도	산화막 두께, 게이트 면적, 게이트 전압	도핑 농도, 역방향 전압, 접합 면적, 온도
온도 의존	매우 큼	상대적으로 작음	큼
대표 대책	높은 문턱 전압, 다중 Vt, 파워 게이팅	High-k 메탈 게이트, 두꺼운 산화막	도핑 경사 조정, 결함 관리
특히 중요한 곳	모바일 대기 전력, 논리 회로	얇은 산화막을 쓰는 소자	DRAM 셀 리텐션

핵심 정리

MOSFET 누설 전류는 장벽을 넘는 서브스레숄드 누설, 산화막을 뚫는 게이트 누설, 역방향 접합에서 새는 접합 누설로 나누어 이해하면 정리가 쉽습니다. 원인이 서로 다르니 문턱 전압, 절연막, 도핑 프로파일이라는 서로 다른 손잡이로 줄이고, 하나를 돌리면 다른 하나가 움직이는 맞교환을 늘 의식해야 합니다.

마트 비유로 돌아가면 문틈, 유리창, 뒷문을 한 번에 막는 방법은 없습니다. 다만 실제 누설은 경로를 눈으로 볼 수 있는 구멍이 아니라 전위 장벽과 양자역학이 만드는 확률이라는 점이 비유와 다릅니다. 누설 이야기가 나오면 먼저 어느 갈래인지부터 묻는 습관을 들여 보세요.

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