문턱 전압 산포, 랜덤 도펀트와 가장자리 거칠기

빵 반죽에 소금을 뿌릴 때, 큰 반죽 덩어리라면 알갱이가 조금 뭉쳐도 전체 간은 고르게 맞습니다. 하지만 아주 작은 반죽 한 조각이라면 소금 알갱이 몇 개가 더 들어가느냐 마느냐에 따라 맛이 확 달라지죠.

트랜지스터도 똑같습니다. 똑같은 설계로 수억 개를 찍어 내도 소자마다 켜지는 전압이 조금씩 흩어지는데, 이렇게 소자 사이에 전압이 퍼지는 현상이 바로 오늘 다룰 문턱 전압 산포입니다.

다만 소금은 눈에 보이는 알갱이지만 채널 속 불순물은 원자 몇십 개 수준이고, 반죽은 손으로 뭉칠 수 있어도 소자는 그렇지 못하다는 점에서 비유는 거기까지입니다.

문턱 전압 산포란 무엇인가

트랜지스터가 켜지기 시작하는 전압을 문턱 전압(Vth, Threshold Voltage)이라고 합니다. 설계도에는 하나의 값으로 적히지만, 실제로 만들어진 소자들의 문턱 전압은 그 값을 중심으로 조금씩 흩어집니다.

이 흩어짐의 폭을 통계에서 쓰는 표준편차로 나타낸 것이 문턱 전압 산포이며, 흔히 σVth로 적습니다. 산포가 크다는 것은 같은 설계의 소자인데도 어떤 것은 쉽게 켜지고 어떤 것은 늦게 켜진다는 뜻이죠.

여기서 흔한 오해를 짚겠습니다. 산포는 공정 실수나 불량 때문에만 생긴다고 생각하기 쉽지만, 상당 부분은 완벽하게 만들어도 피할 수 없는 통계적·구조적 요동에서 비롯됩니다.

첫 번째 원인은 랜덤 도펀트 변동(RDF, Random Dopant Fluctuation)입니다. 채널의 문턱 전압은 그 안에 심어진 불순물 원자의 수와 위치로 정해지는데, 이 원자는 연속된 안개가 아니라 셀 수 있는 낱개의 알갱이입니다.

불순물을 심는 과정은 통계적이라, 소자마다 들어가는 원자의 개수와 자리가 조금씩 다릅니다. 평균은 같아도 낱개 단위로는 들쭉날쭉하니, 그만큼 문턱 전압도 소자마다 달라지는 것이죠.

소자가 클 때는 원자가 많아 몇 개 차이가 묻히지만, 작아지면 전체 수가 적어 같은 한두 개 차이가 크게 보입니다. 큰 반죽에서는 고르던 간이 작은 조각에서는 들쭉날쭉해지는 것과 같은 이치입니다.

두 번째 원인은 패턴의 가장자리 거칠기(LER, Line Edge Roughness)입니다. 자로 그은 듯 반듯해야 할 게이트 선의 가장자리가, 실제로는 가위로 손수 자른 종이처럼 나노미터 수준에서 울퉁불퉁합니다.

이 거칠기는 노광에 쓰는 감광막의 분자 크기와 식각 과정에서 생깁니다. 선폭이 넓을 때는 약간의 울퉁불퉁함이 평균에 묻히지만, 선폭이 좁아지면 그 요철이 게이트 길이의 상당한 비율을 차지하게 되죠.

게이트 길이가 자리마다 달라지면 그 지점의 문턱 전압도 함께 흔들립니다. 하나의 소자 안에서도 폭 방향을 따라 길이가 들쭉날쭉해지니, 전체적으로 산포를 키우는 또 다른 축이 됩니다.

두 원인 모두 소자가 작아질수록 상대적 영향이 커진다는 공통점이 있습니다. 불순물은 전체 수가 줄어 낱개 차이가 두드러지고, 가장자리 요철은 선폭 대비 비율이 커지기 때문입니다.

문턱 전압 산포가 커지면 가장 먼저 흔들리는 곳이 수많은 소자를 빽빽이 붙여 쓰는 SRAM과, 소자끼리의 균형이 중요한 아날로그 회로입니다. 소자 사이의 미스매치가 회로 전체의 동작 여유를 갉아먹죠.

대책은 원인별로 나뉩니다. 랜덤 도펀트 변동은 채널을 거의 도핑하지 않는 무도핑 바디 구조(FinFET이나 FDSOI)와 일함수 조정으로 줄이고, 가장자리 거칠기는 노광과 식각 공정을 다듬어 요철 자체를 줄입니다.

다만 어느 쪽도 공짜가 아닙니다. 무도핑 채널은 새로운 구조와 재료를 요구하고, 매끄러운 가장자리는 더 비싼 공정을 부르기에, 산포 관리는 늘 성능과 비용 사이의 균형 문제로 남습니다.