4F2 DRAM, 수직 채널 트랜지스터로 가는 길
좁은 부지에 물탱크를 여러 개 놓는다고 해 보죠. 탱크마다 공급관과 배수관이 옆으로 뻗어야 한다면, 관이 지나갈 여유 땅까지 합쳐 생각보다 넓은 자리가 필요합니다.
그런데 탱크를 세로로 세우고 공급관은 아래, 배수관은 위로 엇갈리게 지나가게 하면, 관이 차지하던 여유 땅이 사라져 훨씬 촘촘히 놓을 수 있습니다. 4F2 DRAM이 꿈꾸는 배치가 바로 이것입니다. 셀 하나를 가장 작은 면적에 욱여넣는 가장 조밀한 구조죠.
오늘은 셀 면적을 재는 F2라는 단위부터, 4F2를 가능하게 하는 수직 채널 트랜지스터까지 차근차근 풀어 보겠습니다.
같은 물을 더 좁은 부지에 담으려면
셀이 얼마나 작은지는 보통 F2 단위(Feature Square)로 잽니다. 여기서 F는 그 공정이 만들 수 있는 가장 작은 선폭, 즉 최소 가공 치수입니다.
F를 한 변으로 하는 정사각형 넓이를 1F2로 잡으면, 셀 하나의 면적이 F2의 몇 배인지로 조밀함을 견줄 수 있죠. 지금 널리 쓰이는 DRAM 셀은 6F2 구조입니다.
이론적으로 1T1C 셀이 다다를 수 있는 가장 작은 면적이 4F2입니다. 워드라인과 비트라인이 각각 2F 간격으로 직교하며 지나가고, 그 교차점마다 셀 하나가 놓이는 가장 촘촘한 격자죠.
4F2 DRAM이 필요한 이유와 6F2의 한계
메모리의 경쟁력은 같은 웨이퍼에서 얼마나 많은 비트를 뽑느냐에 크게 좌우됩니다. 셀이 작을수록 한 장에서 더 많은 용량이 나오니, 더 조밀한 배치를 향한 압박은 늘 있습니다.
문제는 6F2의 트랜지스터가 바닥에 누워 있다는 점입니다. 전류가 좌우로 흐르는 수평 채널이라, 소스와 드레인이 옆으로 나란히 자리를 차지합니다. 그만큼 여유 땅이 더 필요하죠.
4F2 DRAM으로 내려가려면 이 누운 트랜지스터를 일으켜 세워야 합니다. 전류가 위아래로 흐르게 하면 소스와 드레인이 위아래로 겹쳐, 트랜지스터가 차지하는 바닥이 셀 자리 하나로 줄어들기 때문이죠.
수직 채널 트랜지스터가 여는 원리
그 열쇠가 수직 채널 트랜지스터(VCT, Vertical Channel Transistor)입니다. 실리콘을 가느다란 기둥으로 세우고, 전류가 그 기둥을 따라 세로로 흐르게 한 소자죠.
기둥의 아래쪽이 한쪽 전극, 위쪽이 다른 쪽 전극이 되고, 게이트는 기둥의 옆면을 빙 둘러쌉니다. 수도관을 세로로 세우고 그 둘레를 밸브가 감싼 모습에 가깝습니다.
이렇게 세우면 비트라인은 기둥 아래 묻어 깔고, 저장용 커패시터는 기둥 위에 올립니다. 워드라인과 비트라인이 위아래에서 직교하며 지나가니, 4F2 DRAM의 촘촘한 격자가 완성되는 것이죠.
세워 올리며 치르는 값
셀을 가장 작게 만든다는 이점은 분명하지만, 수직 구조는 새로운 난제를 함께 가져옵니다. 가느다란 실리콘 기둥을 세우고 그 옆을 게이트로 정확히 감싸는 공정부터 까다롭습니다.
기둥 몸체가 외부와 떨어져 떠 있게 되면, 그 안에 전하가 쌓여 문턱 전압이 흔들리는 문제가 생길 수 있습니다. 비트라인을 기둥 아래 묻어 형성하는 일도 저항과 공정 측면에서 쉽지 않죠.
그래서 4F2는 셀을 위로 여러 층 쌓는 3D DRAM과 같은 것이라고 오해하기 쉽지만, 둘은 다릅니다. 4F2 DRAM은 한 층 안에서 셀 하나의 바닥 면적을 최소로 줄이는 방식이고, 3D DRAM은 셀 자체를 여러 층으로 쌓아 올리는 방식입니다.
6F2와 4F2 DRAM 셀 비교
두 구조는 셀 면적과 트랜지스터의 방향에서 갈립니다. 아래 표로 성격을 견주어 보죠.
| 구분 | 6F2 셀 | 4F2 셀 |
|---|---|---|
| 셀 면적 | 최소 선폭 제곱의 여섯 배 | 최소 선폭 제곱의 네 배 |
| 트랜지스터 방향 | 수평 채널 | 수직 채널 |
| 비트라인 위치 | 표면 쪽 배선 | 기둥 아래 매립 |
| 집적도 | 현재 주류 | 이론적 최소 면적 |
| 공정 난이도 | 상대적으로 성숙 | 기둥 형성과 제어가 어려움 |
핵심 정리
물탱크를 세로로 세우고 공급관과 배수관을 위아래로 엇갈리게 해 부지를 줄이듯, 4F2 DRAM은 누운 트랜지스터를 수직으로 일으켜 셀 하나의 바닥을 가장 작게 줄인 구조입니다.
그 열쇠가 전류를 세로로 흘려보내는 수직 채널 트랜지스터이고, 비트라인은 기둥 아래로, 커패시터는 기둥 위로 보내 촘촘한 격자를 만듭니다. 다만 기둥 형성과 몸체 전하, 매립 비트라인이라는 난제가 남아, 양산을 향한 과제가 뚜렷한 차세대 방향이죠.
면접 대비 질문
면접 대비 질문
Q. 6F2에서 4F2로 셀을 줄이려면 왜 수직 채널 트랜지스터가 필요한지 설명해 보세요.
[답변 포인트] 먼저 셀 면적을 F2 단위로 재며, F는 최소 가공 치수이고 1T1C 셀의 이론적 최소 면적이 4F2라는 점을 짚으면 됩니다. 6F2 셀의 트랜지스터는 전류가 좌우로 흐르는 수평 채널이라 소스와 드레인이 옆으로 자리를 차지해 더 조밀하게 줄이기 어렵다는 한계를 설명하는 것이 핵심입니다. 이를 풀려면 트랜지스터를 세워 전류가 위아래로 흐르게 해야 소스와 드레인이 위아래로 겹치고, 비트라인은 기둥 아래 매립, 커패시터는 기둥 위에 올려 워드라인과 비트라인이 직교하는 4F2 격자가 된다고 이으면 좋습니다. 마지막으로 기둥 형성과 게이트 감싸기, 몸체에 쌓이는 전하로 인한 문턱 전압 변동, 매립 비트라인의 저항 같은 난제를 덧붙이고, 한 층 안의 면적을 줄이는 4F2와 층을 쌓는 3D DRAM은 다르다는 점을 구분하면 완성도가 높아집니다.









