디커플링 캐패시터, 패키지 안에서 전원을 안정시키는 원리

마라톤 코스에는 일정한 간격으로 급수대가 있습니다. 선수는 목이 마를 때마다 출발선까지 돌아가지 않고, 가까운 급수대에서 물을 받아 그대로 달립니다.

칩의 전원도 같은 문제를 안고 있습니다. 회로가 한꺼번에 일을 시작하면 전류가 순식간에 늘어나는데, 먼 곳의 전원 장치가 응답하기를 기다릴 수는 없으므로 가까운 곳에 전하를 담아 둔 부품이 필요합니다. 이 글에서는 그 일을 맡는 디커플링 캐패시터를 패키지 안팎의 위치별로 풀어 봅니다.

급수대와 다른 점은 위치에 따라 반응 속도가 달라진다는 것입니다. 급수대는 코스를 따라 거리만 달라지지만, 커패시터는 부하에서 멀어질수록 연결 배선의 인덕턴스가 커져서 같은 전하라도 늦게 도착합니다.

디커플링 캐패시터가 필요한 이유, 전류는 한꺼번에 늘어납니다

디지털 회로가 쓰는 전류는 일정하지 않습니다. 클록이 한 번 뛸 때마다 수많은 트랜지스터가 거의 동시에 켜지고 꺼지므로, 전류 수요가 아주 짧은 시간 안에 크게 오르내립니다.

전원을 만들어 주는 VRM(Voltage Regulator Module, 전압 조정 모듈)은 이런 빠른 변화를 따라가지 못합니다. 전류가 늘어난 순간부터 VRM이 반응하기까지 부족한 전하를 대신 내어 주는 부품이 바로 이 커패시터이고, 이름의 디커플링(Decoupling)은 회로 한 곳의 전원 흔들림이 다른 곳으로 전해지지 않게 떼어 놓는다는 뜻에서 왔습니다.

커패시터는 전압이 조금이라도 내려가면 쌓아 둔 전하를 곧바로 내놓고, 전압이 회복되면 다시 채워집니다. 그래서 전원선 위에 놓인 작은 저수지처럼 동작하면서 전압의 출렁임을 줄입니다.

전원이 흔들리는 원리, 저항과 인덕턴스

VRM에서 나온 전류가 칩 안의 트랜지스터까지 가려면 보드 배선, 패키지 볼, 패키지 기판, 범프, 칩 내부 금속층을 차례로 지나야 합니다. 이 경로 전체를 PDN(Power Delivery Network, 전원 분배 네트워크)이라고 부릅니다.

PDN의 어느 구간에나 저항과 인덕턴스가 있고, 이 둘이 서로 다른 방식으로 전압을 깎습니다. 저항에서는 전류에 비례하는 전압 강하(IR drop)가 생기고, 인덕턴스에서는 전류가 변하는 속도에 비례하는 전압 강하(L × di/dt)가 생깁니다.

천천히 변하는 전류에서는 저항 쪽이 크고, 수 ns 안에 급변하는 전류에서는 인덕턴스 쪽이 지배적입니다. 그래서 고속 칩일수록 전원 경로의 인덕턴스를 줄이는 일이 중요해집니다.

전압이 순간적으로 내려가면 게이트의 동작이 느려지고, 심하면 타이밍이 어긋나 오동작으로 이어집니다. 반대로 전류가 갑자기 줄 때는 인덕턴스 때문에 전압이 위로 튀어 오르기도 합니다.

칩 안에서 보드까지, 커패시터가 계층으로 놓이는 이유

커패시터가 전하를 제때 내주려면 부하와의 연결 경로가 짧아야 합니다. 경로가 길면 인덕턴스가 커져서, 앞의 계산처럼 전하가 도착하기 전에 전압이 먼저 내려가기 때문입니다.

그런데 부하 가까이에는 큰 부품을 놓을 공간이 없습니다. 가까울수록 작은 용량만 놓을 수 있고 멀수록 큰 용량을 놓을 수 있어서, 커패시터는 거리별로 역할을 나눠 계층으로 배치합니다.

각 단계가 맡는 시간대는 대략 이렇게 나뉩니다. 칩 안은 가장 빠른 변화, 패키지는 그다음 빠른 변화, 보드와 VRM은 느린 변화를 맡는 경향이며, 구체적인 경계는 설계마다 다릅니다.

이 계층 구조는 한 곳의 커패시터를 아무리 키워도 해결되지 않는 문제를 나눠서 푸는 방법입니다. 어느 한 층이 비면 그 층이 맡던 시간대의 임피던스가 올라가서 전압이 흔들립니다.

패키지 위에서 커패시터가 놓이는 자리

보드 위의 커패시터는 패키지 볼과 기판 배선을 거쳐야 칩에 닿으므로, 그 경로의 인덕턴스만큼 멀리 있는 셈입니다. 칩의 속도가 올라갈수록 이 거리가 문제가 되어, 패키지 안에 디커플링 캐패시터를 직접 올리는 설계가 널리 쓰입니다.

대표적인 자리는 두 곳입니다. 기판 아랫면의 볼 사이에 놓는 LSC(Land Side Capacitor, 랜드 사이드 커패시터)와, 기판 윗면에서 칩 옆에 놓는 DSC(Die Side Capacitor, 다이 사이드 커패시터)입니다.

DSC는 칩에 더 가까워서 전원 경로가 짧지만, 칩 주변 공간을 차지하고 방열판이나 덮개와의 높이도 맞춰야 합니다. LSC는 볼 사이 공간을 활용하는 대신 볼의 높이보다 낮은 부품만 올릴 수 있어서 용량에 한계가 있습니다.

이 밖에 기판 내부에 커패시터를 묻는 방식, 실리콘 위에 얇고 높은 용량을 만든 실리콘 커패시터(Silicon Capacitor)를 패키지에 붙이는 방식도 있습니다. 어느 쪽이든 부하와의 거리, 용량, 높이, 비용 사이의 균형을 맞추는 선택입니다.

타깃 임피던스와 반공진, 많이 붙인다고 끝나지 않는 이유

PDN이 얼마나 튼튼해야 하는지는 타깃 임피던스(Target Impedance)로 정합니다. 허용되는 전압 변동폭을 칩이 만들어 내는 과도 전류로 나눈 값이며, 필요한 주파수 대역에서 PDN의 임피던스가 이 값 아래에 있도록 설계합니다.

한 가지 더 알아 둘 점은 실제 커패시터가 이상적이지 않다는 것입니다. 실제 부품에는 ESL(Equivalent Series Inductance, 등가 직렬 인덕턴스)과 ESR(Equivalent Series Resistance, 등가 직렬 저항)이 들어 있어서, 어느 주파수를 넘으면 커패시터가 아니라 인덕터처럼 행동합니다.

그 경계가 자기 공진 주파수이고, 공식은 f = 1 ÷ (2π√(LC))입니다. 가상으로 100 nF에 ESL 1 nH인 부품을 계산하면 √(1 nH × 100 nF) = 10 ns이므로 f는 약 16 MHz이며, 이보다 높은 대역에서는 용량을 더 키워도 효과가 없습니다.

용량이 다른 커패시터를 병렬로 붙이면 서로의 공진 주파수 사이에서 임피던스가 오히려 높아지는 반공진(Anti-resonance)이 생길 수 있습니다. 그래서 값의 조합과 ESR을 정할 때 시뮬레이션으로 임피던스 곡선을 확인합니다.

커패시터를 많이 붙이거나 큰 것 하나만 붙이면 해결된다는 생각은 흔한 오해입니다. 대역마다 적합한 용량과 위치가 다르고, 세라믹 커패시터는 걸리는 직류 전압에 따라 실제 용량이 줄어드는 성질도 있어서 정격 용량만으로 판단하면 어긋납니다.

위치별 디커플링 구조 비교 표

구분	칩 안 (온다이)	패키지 위	보드 위
부하와의 거리	가장 가깝다	가깝다	멀다
담당하는 변화	가장 빠른 변화	중간 속도의 변화	비교적 느린 변화
쓸 수 있는 용량	작다	중간	크다
핵심 제약	칩 면적과 누설 전류	패키지 공간과 높이	연결 경로의 인덕턴스
놓치기 쉬운 점	면적을 쓸수록 칩 비용이 오름	많이 붙여도 반공진이 생길 수 있음	정격 용량과 실제 용량이 다름

핵심 정리

전류가 순식간에 변하면 전원 경로의 인덕턴스가 전압을 흔들고, 가까이에서 전하를 내주는 디커플링 캐패시터가 그 흔들림을 줄입니다. 칩 안, 패키지 위, 보드 위로 계층을 나눠 놓는 이유는 거리가 가까울수록 빠르고 멀수록 큰 용량을 쓸 수 있기 때문입니다.

마라톤의 급수대가 코스 전체에 나뉘어 있어야 하듯이, 전하 공급처도 PDN 전체에 걸쳐 짜여야 합니다. 커패시터 개수를 늘리기 전에 타깃 임피던스를 정하고, 부품의 ESL과 반공진까지 확인하는 순서로 접근하면 설계의 근거가 분명해집니다.

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