2.5D와 3D 패키징, 옆에 놓을까 위로 쌓을까

넓은 땅에 가게들을 나란히 지은 단층 상가를 떠올려 보세요. 가게마다 지붕과 창이 따로 있어 환기가 잘되고 공사도 쉽지만, 끝에서 끝까지 가려면 한참 걸어야 하죠. 반대로 고층 빌딩은 좁은 땅에 층을 쌓아 엘리베이터 한 번이면 어느 가게든 금방 닿지만, 공사가 어렵고 가운데 층은 바람이 잘 통하지 않습니다.

여러 칩을 한 패키지에 담는 방법도 이 두 가지 선택 사이에 있습니다. 칩을 옆으로 나란히 놓고 촘촘한 배선으로 이을지, 칩을 위로 쌓아 수직으로 이을지가 바로 2.5D와 3D 패키징을 가르는 기준이죠. 이 글에서는 두 구조의 원리와 장단점, 그리고 실제 제품에서 어떻게 함께 쓰이는지 비교합니다.

2.5D와 3D 패키징, 이름이 뜻하는 것

보통의 패키지는 칩 하나, 또는 여러 칩을 유기 기판 위에 평평하게 늘어놓은 구조입니다. 이를 흔히 2D라고 부르죠. 기판의 배선이 굵고 간격이 넓어서 칩 사이에 많은 신호선을 깔기 어렵다는 한계가 있습니다.

2.5D 패키징은 칩을 여전히 옆으로 나란히 놓되, 그 아래에 아주 미세한 배선을 가진 인터포저(Interposer)라는 중간층을 깔아 칩끼리 촘촘하게 잇는 구조입니다. 3D 패키징은 칩을 수직으로 쌓고, 칩을 관통하는 전극인 TSV(Through Silicon Via, 실리콘 관통 전극)나 직접 접합으로 위아래 칩을 잇죠. 2.5D라는 이름은 칩은 평면에 있지만 연결에 수직 구조를 일부 쓴다는 중간 단계의 의미로 이해하면 됩니다.

2.5D 패키징의 구조와 원리

2.5D 패키징의 대표 형태는 실리콘 인터포저 위에 연산 칩과 메모리를 나란히 올린 구조입니다. 실리콘 인터포저는 반도체 공정으로 배선을 만들기 때문에 유기 기판보다 훨씬 가는 선을 촘촘하게 깔 수 있죠. 아래에서 위로 올라가며 층을 보면 구조가 한눈에 들어옵니다.

핵심은 칩과 칩 사이 신호가 기판까지 내려가지 않고 인터포저 안에서 바로 오간다는 점입니다. 칩 사이 거리가 수 mm 수준으로 짧고 배선 수를 크게 늘릴 수 있어, 넓은 데이터 통로가 필요한 고대역폭 메모리 연결에 잘 맞죠. 인터포저 전체 대신 칩이 만나는 가장자리에만 작은 실리콘 조각을 넣는 실리콘 브리지 방식도 같은 계열로 볼 수 있습니다.

한계도 분명합니다. 인터포저는 올라가는 칩들을 모두 담을 만큼 커야 하는데, 크기가 노광 한 번의 영역을 넘으면 여러 번 이어 찍어야 해 공정이 까다로워지죠. 인터포저와 추가 범프 공정만큼 비용이 늘고, 칩이 옆으로 퍼져 있으니 패키지 면적도 커집니다.

3D 패키징의 구조와 원리

3D 패키징은 칩을 위로 쌓아 수직 방향으로 직접 잇습니다. 아래 칩을 얇게 갈아 낸 뒤 TSV로 위아래를 관통하는 길을 만들고, 마이크로 범프나 구리끼리 직접 붙이는 하이브리드 본딩으로 칩을 포개죠. 고층 빌딩의 엘리베이터처럼 가장 짧은 수직 경로로 칩과 칩이 만납니다.

대표적인 예가 고대역폭 메모리(HBM)입니다. 여러 장의 D램 다이를 쌓고 TSV로 연결해, 좁은 면적에서 큰 용량과 넓은 데이터 통로를 함께 얻죠. 메모리 위에 메모리를 쌓는 것뿐 아니라, 프로세서 위에 캐시 메모리 칩을 쌓거나 로직 칩끼리 포개는 사례도 늘고 있습니다.

그 대가로 공정 난도가 높아집니다. 칩을 수십 µm 두께까지 얇게 갈아야 하고, TSV가 차지하는 면적과 주변의 회로 배치 제한도 감수해야 하죠. 쌓은 칩 가운데 하나만 불량이어도 스택 전체를 버릴 수 있어, 쌓기 전에 칩마다 정상인지 확인하는 테스트가 특히 중요합니다.

대역폭, 열, 비용에서 갈리는 지점

연결 밀도와 대역폭

2.5D와 3D 패키징 모두 일반 기판보다 훨씬 촘촘한 연결을 만들지만, 연결이 놓이는 방향이 다릅니다. 2.5D는 칩의 가장자리끼리 옆으로 잇기 때문에 연결 수가 칩 둘레 길이에 묶이죠. 3D는 칩의 면 전체를 맞대고 잇기 때문에 같은 면적에서 더 많은 연결을 더 짧은 거리로 만들 수 있습니다.

열 관리

열에서는 상황이 뒤집힙니다. 2.5D에서는 칩마다 위쪽이 열려 있어 방열판을 각자 붙일 수 있지만, 3D에서는 아래층 칩의 열이 위층 칩을 지나야 빠져나가죠. 많은 전력을 쓰는 칩 둘을 그대로 포개면 가운데에 열이 갇히는 문제가 생겨, 어느 칩을 어디에 둘지부터 열을 고려해 정해야 합니다.

수율과 비용

2.5D는 칩을 각각 검사한 뒤 올리므로 불량 칩을 미리 걸러 내기 쉽고 공정도 상대적으로 성숙했습니다. 3D는 얇은 칩 가공, TSV, 정밀 접합이 모두 필요하고 적층 수가 늘수록 수율 관리가 어려워지죠. 흔히 3D가 2.5D보다 한 단계 앞선 기술이라 결국 2.5D를 대체한다고 생각하지만, 두 방식은 장단점이 다른 선택지에 가깝습니다.

실제 제품에서는 함께 쓰인다

AI 가속기를 보면 두 방식이 한 패키지 안에서 함께 쓰이는 모습을 확인할 수 있습니다. 연산 칩과 HBM이 인터포저 위에 나란히 놓인 것은 2.5D 구조이고, 그 HBM 하나하나는 D램을 TSV로 쌓은 3D 구조죠. 넓은 대역폭이 필요한 메모리는 쌓아서 밀도를 높이고, 열이 많이 나는 연산 칩은 옆에 두어 방열을 확보하는 식입니다.

스마트폰에서 흔히 쓰는 PoP(Package on Package)처럼 완성된 패키지 위에 다른 패키지를 얹는 방식도 넓은 의미의 적층입니다. 다만 이는 패키지끼리 바깥 단자로 잇는 것이어서, 칩 내부를 TSV나 직접 접합으로 관통해 잇는 3D 집적과는 연결 밀도가 크게 다르죠. 이름이 비슷해도 무엇과 무엇을 어떤 밀도로 잇는지를 봐야 구조를 정확히 구분할 수 있습니다.

결국 2.5D와 3D 패키징 중 무엇을 고를지는 대역폭, 전력과 열, 면적, 비용, 공정 성숙도를 함께 따져 정합니다. 많은 제품이 둘을 섞어 쓰는 이유도 각 방식이 잘하는 부분이 다르기 때문이죠.

2.5D와 3D 패키징 비교 표

구분	2.5D 패키징	3D 패키징
칩 배치	인터포저 위에 나란히	수직으로 쌓음
칩 간 연결	인터포저의 미세 배선	TSV, 마이크로 범프, 하이브리드 본딩
연결 경로	수 mm 수준의 수평 경로	칩 두께 수준의 수직 경로
연결 밀도	높음, 칩 가장자리에 묶임	매우 높음, 칩 면 전체 활용
열 방출	칩마다 위로 방열 가능	아래층 열이 갇히기 쉬움
패키지 면적	큼	작음
공정 난도와 수율	상대적으로 성숙	얇은 칩 가공·정밀 접합으로 어려움
대표 사례	연산 칩과 HBM을 나란히 둔 AI 가속기	HBM D램 적층, 로직 위 캐시 적층

핵심 정리

2.5D와 3D 패키징의 차이는 칩을 옆으로 놓느냐, 위로 쌓느냐에서 출발합니다. 2.5D는 인터포저의 미세 배선으로 나란히 놓인 칩을 이어 방열과 공정 성숙도에서 유리하고, 3D는 TSV와 직접 접합으로 칩을 포개 가장 짧은 경로와 가장 높은 연결 밀도를 얻죠. 대신 3D는 열이 갇히고 수율 관리가 어렵다는 과제를 안고 있습니다.

단층 상가와 고층 빌딩이 도시 안에서 함께 어울리듯, 실제 칩도 메모리는 쌓고 연산 칩은 옆에 두는 식으로 두 구조를 섞어 씁니다. 새 패키지 기술 소식을 볼 때 칩이 어느 방향으로 놓였고 무엇으로 이어졌는지 살펴보면 그 기술이 노리는 바가 분명해집니다.

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