실리사이드 콘택, 접촉 저항을 낮추는 원리와 공정

도자기 컵에 손잡이를 붙일 때 도공은 맞닿는 두 면을 빗살무늬로 긁어 거칠게 만들고, 그 위에 슬립이라 부르는 묽은 점토를 발라 붙입니다. 이 과정을 건너뛰면 가마에서 구워지는 동안 접합면이 벌어져 손잡이가 떨어집니다.

칩 속에서 트랜지스터와 금속 배선이 처음 만나는 자리에도 비슷한 문제가 있습니다. 접촉면이 좁고 상태가 나쁘면 전류는 좁은 문을 억지로 통과해야 하는데, 이 문을 넓히고 매끄럽게 다듬는 재료와 공정이 실리사이드 콘택입니다.

비유와 다른 점도 있습니다. 도자기 접합은 물리적으로 얼마나 밀착되느냐의 문제지만, 칩의 접촉은 전자가 넘어야 하는 에너지 장벽의 문제라서 면의 모양보다 계면의 전기적 성질이 더 중요합니다.

접촉 저항이란, 전류가 좁은 문을 지나는 비용

트랜지스터의 소스와 드레인에서 나온 전류는 콘택(Contact)이라 부르는 수직 통로를 타고 첫 번째 금속 배선으로 올라갑니다. 이 길목에서 금속과 실리콘이 만나는 계면에 생기는 저항을 접촉 저항(Contact resistance)이라고 합니다.

접촉 저항은 접촉면의 넓이에 반비례합니다. 재료와 계면의 성질을 나타내는 접촉 저항률(Specific contact resistivity, 단위 Ω·cm²)을 접촉 면적으로 나눈 값이 대략적인 접촉 저항이 됩니다.

이 계산이 중요한 이유는 미세화의 방향과 맞물려 있기 때문입니다. 소자가 작아질수록 접촉 면적은 줄어들고, 채널 자체의 저항이 낮아진 만큼 소스와 드레인 쪽의 직렬 저항이 전체 전류에서 차지하는 비중은 커집니다.

쇼트키 장벽과 도핑이 접촉 저항률을 정하는 방식

금속과 반도체를 맞대면 계면에 전자가 넘어야 하는 에너지 언덕이 생기는데, 이를 쇼트키 장벽(Schottky barrier)이라고 합니다. 장벽이 높으면 전류가 한쪽 방향으로만 잘 흐르는 정류 특성이 나타나서, 단순한 저항처럼 양방향으로 흐르는 오믹 접촉(Ohmic contact)이 되지 않습니다.

오믹 접촉을 만드는 길은 두 가지입니다. 하나는 장벽의 높이 자체를 낮추는 것이고, 다른 하나는 반도체에 불순물을 아주 진하게 넣어 장벽의 폭을 얇게 만드는 것입니다. 폭이 충분히 얇으면 전자는 장벽을 넘는 대신 뚫고 지나가는 터널링으로 통과합니다.

소스와 드레인처럼 고농도로 도핑한 영역에서는 이 터널링이 접촉 전류를 지배합니다. 이때 접촉 저항률은 장벽이 낮을수록, 도핑 농도가 높을수록 지수 함수처럼 급격히 줄어듭니다.

그렇다면 장벽 높이는 금속의 성질만으로 정해질까요? 금속의 일함수만 알면 장벽 높이를 계산할 수 있다는 생각은 실제 계면에서는 잘 들어맞지 않습니다. 계면의 결함 준위 때문에 페르미 준위가 특정 위치에 붙들리는 현상이 흔해서, 어떤 금속을 쓰느냐보다 어떤 계면이 만들어지느냐가 더 중요해집니다.

실리사이드 콘택이 필요한 이유, 금속도 실리콘도 아닌 중간 재료

금속 플러그를 실리콘에 바로 닿게 하면 어떻게 될까요? 자연 산화막이 낀 계면은 접촉이 불안정하고, 금속 종류에 따라 장벽이 높거나 실리콘과의 반응이 제멋대로 일어납니다. 예전에 배선 재료로 쓰던 알루미늄이 실리콘 속으로 파고들어 접합을 망치는 문제도 이런 계면 반응의 하나였습니다.

그래서 금속과 실리콘을 일부러 반응시켜 만든 화합물인 실리사이드(Silicide)를 중간에 둡니다. 실리사이드는 금속처럼 전기가 잘 통해서, 도핑한 실리콘보다 비저항이 한 자릿수 이상 낮은 값을 보입니다. 게다가 실리콘 표면이 직접 반응해서 만들어지므로 새로 형성된 계면은 깨끗하고 안정적입니다.

실리사이드가 맡는 일은 세 가지로 나눌 수 있습니다. 소스와 드레인 표면의 면저항을 낮추고, 폴리실리콘 게이트를 쓰던 시기에는 게이트 전극의 저항을 낮추며, 위에 올라올 금속 플러그와 실리콘 사이에 장벽이 낮은 계면을 제공합니다.

도자기의 슬립과 다른 점은 실리사이드가 표면에 덧바르는 접착제가 아니라는 것입니다. 실리콘 자체를 소모하면서 새 재료로 바뀌는 반응이라서, 소모되는 실리콘의 두께를 설계에 반영해야 합니다.

샐리사이드 공정 흐름, 마스크 없이 자리를 맞추는 방법

실리사이드를 소스, 드레인, 게이트 위에만 정확히 만드는 방식을 샐리사이드(Salicide, Self-Aligned Silicide) 공정이라고 합니다. 별도의 포토 마스크로 자리를 정하지 않고, 실리콘이 드러나 있는 곳에서만 반응이 일어나도록 하는 것이 핵심입니다.

산화막이나 질화막 위에 놓인 금속은 실리콘과 만나지 못해 실리사이드를 만들지 않습니다. 그래서 5단계에서 실리사이드만 남기고 나머지 금속을 골라 녹여 낼 수 있고, 실리사이드는 실리콘이 드러난 자리에만 자동으로 정렬됩니다. 열처리 온도는 재료와 세대마다 다르며 대개 수백 °C 수준입니다.

이 공정에서 가장 조심하는 것은 실리사이드가 스페이서 표면을 타고 옆으로 뻗어 소스와 게이트를 잇는 브리징입니다. 금속 두께와 열처리 조건, 그리고 제거 단계의 선택비가 이 위험을 가르는 변수가 됩니다.

TiSi2에서 CoSi2, NiSi로 바뀐 재료의 세대 교체

초기에 널리 쓰인 티타늄 실리사이드(TiSi2)는 자기정렬이 쉽고 저항이 낮았습니다. 그러나 처음 생기는 준안정 상(C49)이 저항이 낮은 안정 상(C54)으로 바뀌어야 하는데, 선폭이 좁아지면 이 상변화가 잘 일어나지 않아 저항이 오히려 올라갔습니다.

코발트 실리사이드(CoSi2)는 이 선폭 의존성을 완화했습니다. 대신 실리콘을 많이 소모해서, 코발트 1 nm당 대략 3.6 nm의 실리콘이 쓰입니다. 접합이 얕아지는 세대에서는 이 소모량이 접합 누설과 직결되는 부담이었습니다.

니켈 실리사이드(NiSi)는 같은 두께의 금속당 실리콘 소모가 대략 1.8 nm로 코발트의 절반 수준이고, 낮은 온도에서 만들 수 있습니다. 좁은 선폭에서도 저항이 잘 유지되어 미세화 세대의 주력이 되었습니다.

대신 니켈 실리사이드는 높은 온도에서 안정성이 떨어집니다. 고저항 상으로 바뀌거나 덩어리지는 문제가 있어, 백금을 소량 섞어 열 안정성을 높이고 이후 공정의 열 부담을 제한하는 방식으로 다뤄 왔습니다. 입체 구조인 FinFET 이후에는 좁고 굴곡진 소스와 드레인 표면에 균일하게 실리사이드를 만드는 것이 새 과제가 되었고, 실리사이드 콘택에 쓰는 금속 계열은 회사와 세대에 따라 다릅니다.

콘택 플러그 형성, 텅스텐이 구멍을 채우는 이유

실리사이드가 만들어진 뒤에는 층간 절연막을 덮고 평탄화한 다음, 소스와 드레인 위에 콘택 홀을 식각합니다. 홀은 실리사이드 위에서 식각을 멈춰야 하므로 선택비 관리가 중요하고, 게이트와 콘택이 맞닿는 사고를 막기 위해 게이트 위에 질화막 덮개를 두고 자리를 맞추는 자기정렬 콘택 방식도 쓰입니다.

홀에는 먼저 Ti와 TiN 계열의 얇은 라이너를 입히고 텅스텐(W)을 CVD로 채운 뒤 CMP로 윗면을 갈아 냅니다. 라이너는 텅스텐이 잘 붙게 하는 접착층이자 확산 장벽 역할을 합니다. 텅스텐을 채우는 가스의 불소가 아래 재료를 공격하는 일도 TiN이 막아 줍니다.

콘택에는 구리가 아니라 텅스텐이 쓰입니다. 구리 원자가 실리콘 안으로 퍼지면 소자 특성을 해치기 때문에 실리콘에 가까운 자리에 쓰기 어렵고, 텅스텐은 확산이 느리며 CVD로 좁고 깊은 홀을 빈틈없이 채우기에 유리합니다.

홀이 좁아질수록 문제도 생깁니다. TiN 라이너는 텅스텐보다 저항이 높은데 홀 단면에서 차지하는 비중이 점점 커져서, 플러그 저항이 올라갑니다. 이 때문에 라이너를 더 얇게 만들거나, 코발트나 루테늄처럼 라이너 부담이 적은 다른 금속으로 채우는 방식이 연구되고 일부 적용되고 있습니다.

접촉 저항을 줄이는 세 가지 방향

지금까지의 내용을 실리사이드 콘택의 접촉 저항을 구성하는 요소로 묶으면 세 방향이 보입니다. 첫째는 장벽을 낮추는 일로, 실리사이드 재료를 고르고 계면을 깨끗하게 유지하는 것이 여기에 속합니다.

둘째는 계면 근처의 도핑 농도를 높이는 일입니다. 실리사이드가 만들어질 때 도펀트가 계면 쪽으로 밀려 쌓이는 현상을 활용해 장벽을 더 얇게 만드는 방법도 연구되었고, 소스와 드레인을 에피택시로 진하게 도핑해 키우는 것도 같은 목적입니다.

셋째는 접촉 면적을 키우는 일입니다. 핀의 윗면만 닿던 접촉을 측면까지 감싸는 구조로 바꾸면 같은 평면 면적에서 더 넓은 접촉을 얻을 수 있습니다. 여기에 라이너와 플러그 같은 직렬 저항 요소를 줄이는 노력이 더해집니다.

흔한 오해도 짚어 둘 만합니다. 저항이 낮은 금속을 쓰면 접촉 저항이 저절로 낮아진다는 생각은 맞지 않습니다. 접촉 저항은 금속 자체의 비저항보다 계면의 장벽과 도핑, 면적이 좌우하기 때문입니다.

실리사이드 재료 비교 표

구분	TiSi2	CoSi2	NiSi 계열
형성 방식	자기정렬, 상변화(C49에서 C54)를 거침	자기정렬, 1차와 2차 열처리	자기정렬, 비교적 낮은 온도
좁은 선폭 대응	저항이 오히려 증가	선폭 의존성 완화	저항 유지에 유리
실리콘 소모	중간 수준	많음 (금속 1 nm당 대략 3.6 nm)	적음 (금속 1 nm당 대략 1.8 nm)
열 안정성	비교적 양호	양호	고온에서 불안정, 백금 첨가 등으로 보완
주된 과제	선폭 효과	얕은 접합에서의 소모와 누설	열 부담 제한, 입체 구조에서의 균일성

핵심 정리

접촉 저항은 금속과 실리콘 계면의 장벽 높이, 도핑 농도, 접촉 면적이 함께 정합니다. 실리사이드 콘택은 이 계면에 저항이 낮고 장벽이 낮은 중간 재료를 두고, 샐리사이드 공정으로 필요한 자리에만 정렬해 만드는 방식입니다.

컵과 손잡이를 잇는 슬립처럼, 접합 재료는 그 자체의 품질보다 맞닿는 면을 얼마나 깨끗하고 넓게 확보하느냐가 승부를 가릅니다. 선폭이 줄며 TiSi2에서 CoSi2, NiSi로 바뀐 이유도 실리콘 소모와 선폭 효과라는 접촉면의 사정에서 설명되고, 텅스텐 플러그의 라이너 문제는 같은 이야기가 한 층 위에서 이어진 것입니다.

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