STI와 LOCOS, 소자 분리 기술이 발전한 과정

새 청바지를 흰 티셔츠와 함께 빨면 물빠짐으로 티셔츠가 물듭니다. 그래서 빨래를 색별로 나누어 넣는데, 분리용 칸막이를 너무 두껍게 쓰면 세탁조에 넣을 수 있는 옷의 양이 줄어듭니다.

칩 속 트랜지스터도 이웃과 전기적으로 섞이면 안 되고, 분리막이 차지하는 면적이 집적도를 깎는다는 점에서 사정이 같습니다. 이 글에서는 칸막이를 만드는 두 가지 방식인 STI와 LOCOS를 중심으로, 새 부리 문제와 STI의 공정 흐름, 그리고 기술이 바뀐 이유를 차례로 정리합니다.

빨래와 다른 점도 있습니다. 물빠짐은 색이 번지는 정도에서 끝나지만, 칩에서는 소자 사이에 누설 전류가 흐르거나 의도하지 않은 기생 트랜지스터가 켜져 회로가 오동작합니다.

소자 분리가 필요한 이유, 이웃 트랜지스터를 갈라놓기

웨이퍼 하나에는 수십억 개의 트랜지스터가 놓이고, 이들은 같은 실리콘 표면을 공유합니다. 트랜지스터가 만들어지는 영역을 활성 영역(Active area), 그 사이를 메우는 영역을 필드 영역(Field region)이라 하고, 필드 영역에 만드는 절연 구조를 소자 분리(Isolation)라고 합니다.

분리가 약하면 이웃한 소스와 드레인 사이로 누설 전류가 흐릅니다. 더 까다로운 문제도 있습니다. 필드 영역 위로 배선이 지나갈 때 그 전압이 아래 실리콘 표면을 뒤집어 이웃 소자를 연결하는 일종의 기생 트랜지스터가 되는데, 이를 막으려면 필드 영역의 문턱 전압을 충분히 높여야 합니다. 그래서 필드 영역에는 두꺼운 산화막을 두고, 그 아래에 같은 극성의 도핑을 더해 표면이 뒤집히지 않게 하는 방법을 썼습니다.

LOCOS 공정 흐름, 질화막으로 산화를 막는 방식

LOCOS(Local Oxidation of Silicon, 국소 산화)는 이름 그대로 실리콘을 필요한 자리에서만 산화시켜 두꺼운 필드 산화막을 얻는 방식입니다. 오랫동안 CMOS 공정의 표준 분리 기술이었습니다.

핵심은 질화막이 산화제를 거의 통과시키지 않는다는 점입니다. 질화막 아래의 실리콘은 산화에서 보호되고, 열려 있는 필드 영역만 산화막이 자랍니다. 산화막은 실리콘을 소모하며 자라기 때문에 완성된 필드 산화막은 절반 가까이가 원래 표면 아래로 파고든 모양이 됩니다.

새 부리, LOCOS가 한계에 부딪힌 이유

문제는 산화제가 아래로만 가지 않는다는 점입니다. 산화제는 질화막 가장자리 아래의 얇은 패드 산화막을 따라 옆으로도 스며들고, 그 자리의 실리콘까지 산화시킵니다. 산화막이 부풀며 질화막 끝을 들어 올려 단면이 새의 부리처럼 뾰족하게 파고드는데, 이것이 새 부리(Bird’s beak)입니다.

새 부리는 활성 영역의 가장자리를 잠식합니다. 침범하는 폭은 필드 산화막이 두꺼울수록 커지고, 양쪽 가장자리에서 생기므로 트랜지스터가 쓸 수 있는 폭은 그만큼 줄어듭니다. 소자가 크던 시절에는 감수할 수 있던 손실이었지만, 선폭이 줄어들수록 칸막이가 방 크기를 깎아 먹는 수준이 됩니다. STI와 LOCOS를 비교할 때 가장 먼저 꼽는 차이가 바로 이 활성 영역 잠식입니다.

새 부리 외에도 LOCOS에는 여러 문제가 따라다녔습니다. 산화막이 표면 위로 솟아 생기는 단차가 후속 노광의 초점과 배선 식각을 어렵게 하고, 산화막 부피가 늘어나며 생기는 응력이 결정 결함을 만들 수 있습니다. 질화막 가장자리에서는 게이트 산화막이 국소적으로 얇아지는 화이트 리본(White ribbon) 현상도 보고되었고, 좁은 틈에서는 필드 산화막이 덜 자라 분리 성능이 떨어집니다.

개선 방법도 나왔습니다. 패드 산화막과 질화막 사이에 폴리실리콘 층을 끼워 응력을 줄이고 새 부리를 억제하는 PBL(Poly-Buffered LOCOS) 같은 변형이 쓰였습니다. 하지만 선폭이 계속 줄어들자 이런 개선으로도 새 부리를 필요한 수준까지 줄이기 어려워졌고, 업계는 분리 구조를 아예 다른 방식으로 만드는 쪽으로 넘어갔습니다.

STI 공정 흐름, 홈을 파서 산화막으로 채우기

STI(Shallow Trench Isolation, 얕은 트렌치 분리)는 산화로 키우는 대신 실리콘에 홈을 파고 절연막으로 채우는 방식입니다. 산화제가 옆으로 새는 일이 없으므로 새 부리가 생기지 않고, 홈의 폭을 식각 기술이 허용하는 만큼 좁게 가져갈 수 있습니다.

이 흐름에는 식각, 증착, CMP라는 세 공정이 모두 들어갑니다. LOCOS가 열산화 한 번으로 해결하던 일을 STI는 여러 단계로 나누어 하는 셈이어서 공정은 복잡해졌지만, 각 단계를 정밀하게 제어할 수 있다는 장점을 얻었습니다.

라이너 산화가 들어가는 이유도 눈여겨볼 만합니다. 식각 직후의 트렌치 벽면에는 손상층이 남아 누설의 원인이 되고, 모서리가 뾰족하면 전기장이 몰려 소자 특성이 왜곡됩니다. 얇은 산화로 손상층을 벗겨 내면서 모서리를 둥글게 다듬는 일은 STI 품질의 핵심입니다.

STI와 LOCOS를 가르는 기준, 풀린 문제와 새 과제

STI가 풀어 준 문제는 분명합니다. 활성 영역의 폭 손실이 거의 없고, 표면이 CMP로 평탄해져 노광과 후속 배선에 유리하며, 좁은 간격에서도 같은 깊이의 분리가 가능합니다. 소자 크기를 줄이는 흐름에 맞는 구조였고, 그 결과 선폭이 줄어든 세대부터 STI가 LOCOS를 대체했습니다.

그렇다고 STI에 문제가 없는 것은 아닙니다. 홈이 좁고 깊어질수록 산화막을 채울 때 안쪽에 틈이나 이음새가 남기 쉬워, 이를 메우는 증착 방식이 계속 개선되었습니다. 트렌치 모서리에는 전기장이 몰려 이 부분만 먼저 켜지는 기생 효과가 나타날 수 있어 모서리 둥글리기가 중요합니다.

CMP 이후의 관리도 숙제입니다. 활성 영역이 넓은 곳과 좁은 곳에서 연마 속도가 달라 두께 편차가 생기기 쉬워 설계 단계에서 더미 패턴을 넣어 밀도를 맞추고, 이후 세정 공정에서 산화막 가장자리가 파여 들어가는 현상(디봇, Divot)을 줄이는 것도 중요합니다.

STI의 산화막이 주변 실리콘을 누르는 응력은 트랜지스터 성능에 영향을 줍니다. 활성 영역의 크기와 STI까지의 거리에 따라 이동도가 달라지므로 설계에서 이 영향을 모델에 반영합니다. 분리막을 만드는 일이 소자 특성에도 이어지는 셈입니다.

STI 이후의 분리 구조

FinFET에서도 STI는 기본 구조로 남아 있습니다. 핀을 식각으로 세운 뒤 사이의 홈을 산화막으로 채우고, 그 산화막을 일부 파내어 핀이 위로 솟는 높이를 정합니다. 채널의 유효 폭이 이 STI 산화막의 깊이 조절에서 결정된다는 점에서, 분리 구조가 단순한 칸막이를 넘어 소자의 치수를 정하는 단계가 되었습니다.

이미지 센서에서는 STI보다 훨씬 깊은 트렌치로 화소 사이를 가르는 DTI(Deep Trench Isolation)가 쓰입니다. 이웃 화소로 빛이나 전하가 넘어가는 혼선을 줄이기 위한 방식이며, 같은 홈 파기와 채움이라는 원리가 깊이를 달리해 응용된 사례입니다.

LOCOS에서 STI까지 비교 표

구분	LOCOS	개선형 LOCOS (PBL 등)	STI
분리막 형성 방식	질화막 마스크 아래를 제외하고 열산화	폴리실리콘 버퍼를 끼운 열산화	트렌치 식각 후 절연막 채움
활성 영역 침범	새 부리로 크게 침범	새 부리 감소	거의 없음
표면 평탄도	산화막이 솟아 단차 발생	단차 일부 완화	CMP로 평탄
좁은 간격 대응	어려움	제한적	유리
공정 부담	비교적 단순	단계 추가	식각, 증착, CMP로 복잡
주된 과제	새 부리, 응력, 화이트 리본	선폭 축소의 한계	채움 결함, 모서리 효과, 디봇

핵심 정리

소자 분리 기술의 발전 과정은 칸막이를 얇고 정밀하게 만드는 과정이었습니다. LOCOS는 열산화로 간단히 두꺼운 분리막을 만들었지만 새 부리가 활성 영역을 잠식했고, STI는 트렌치 식각과 산화막 채움, CMP로 이를 해결했습니다.

세탁물을 나누는 칸막이처럼, 분리막은 효과가 좋은 것만으로는 부족하고 차지하는 면적이 작아야 합니다. STI와 LOCOS의 차이를 이해하면 공정이 복잡해지는 대가를 치르고서라도 평탄하고 좁은 분리를 택한 이유가 설명되고, FinFET의 핀 높이와 이미지 센서의 DTI까지 같은 흐름으로 읽을 수 있습니다.

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