전자와 정공의 이동도, 차이가 소자 설계에 미치는 영향

잡초가 무성한 밭고랑을 가로지르는 일꾼은 풀이 많을수록 자꾸 걸음이 막힙니다. 같은 밭이라도 일꾼이 한 걸음씩 걸어가는 것과, 줄지어 선 모종판에서 빈 칸이 한 칸씩 옮겨 가는 것은 같은 속도가 아니겠죠.

반도체 속 전자와 정공이 바로 이 두 장면과 닮았습니다. 이 글에서 다룰 전자와 정공의 이동도는 같은 전기장 안에서 두 캐리어가 얼마나 빨리 움직이는지를 나타내는 값이고, 이 값의 차이는 회로의 트랜지스터 크기 비율부터 공정에서 변형을 가하는 방식까지 곳곳에 흔적을 남깁니다.

이동도는 캐리어가 얼마나 잘 달리는지를 나타내는 값

이동도(Mobility, μ)는 전기장 E를 걸었을 때 캐리어가 얻는 평균 표류 속도(Drift Velocity, v_d)의 비례 계수이며, v_d = μ × E로 씁니다. 단위는 cm²/V·s로, 1 V/cm의 전기장에서 몇 cm/s로 움직이는지를 뜻하죠.

캐리어는 전기장에 가속되다가 불순물이나 격자 진동에 부딪혀 방향이 꺾이기를 반복합니다. 이 충돌 사이의 평균 시간을 τ, 캐리어가 전기장에 반응하는 유효 질량을 m*라 하면 이동도는 μ = qτ / m*로 표현됩니다. 질량이 가볍거나 충돌 사이가 길수록 잘 달린다는 뜻입니다.

300 K의 실리콘에서 도핑이 적을 때 대표값은 전자가 약 1,400 cm²/V·s, 정공이 약 450 cm²/V·s입니다. 문헌에 따라 전자는 1,350에서 1,450, 정공은 450에서 480 정도로 조금씩 다르지만, 전자가 정공보다 대략 세 배 가까이 크다는 점은 같습니다.

같은 실리콘에서 전자가 정공보다 빠른 이유

전자와 정공의 이동도가 달라지는 첫째 이유는 유효 질량입니다. 실리콘에서 전도에 쓰이는 유효 질량은 전자가 대략 0.26 m0, 정공이 대략 0.37 m0 안팎(m0는 자유 전자의 질량)으로 알려져 있어, 정공이 더 무겁게 반응합니다. 값은 정의 방식과 문헌에 따라 달라집니다.

그런데 질량 비만 따지면 1.4배 정도라서, 이동도가 3배쯤 차이 나는 것을 다 설명하지 못합니다. 나머지는 가전자대의 구조에서 옵니다. 실리콘의 가전자대는 꼭대기에서 여러 갈래(무거운 정공, 가벼운 정공 등)가 겹쳐 있어, 정공이 산란될 때 옮겨 갈 수 있는 상태가 많고 그만큼 충돌이 잦습니다.

비유로 돌아가면, 일꾼은 밭고랑을 직접 걸어가지만 정공은 모종판에서 빈 칸이 이웃 칸으로 옮겨 가는 현상입니다. 이 비유에서 놓치기 쉬운 점은, 정공이 실제 입자가 아니라 가전자대 전자들의 집단적인 움직임을 하나의 양전하 입자로 대신 표현한 것이라는 사실입니다.

이동도를 깎아 먹는 산란의 종류

이동도는 재료의 고유한 숫자가 아니라 조건에 따라 변합니다. 대표적인 산란은 세 가지입니다. 먼저 격자의 열 진동(포논)에 의한 산란은 온도가 오를수록 심해져 이동도가 떨어지고, 이온화된 불순물에 의한 산란은 도핑 농도가 높을수록 커집니다. 마지막으로 MOSFET 채널에서는 산화막과 실리콘이 만나는 표면의 거칠기도 큰 산란 원인이 됩니다.

여러 산란이 동시에 있을 때는 마티센 법칙에 따라 1 / μ = 1 / μ_격자 + 1 / μ_불순물 + …로 더합니다. 가장 약한 쪽, 즉 이동도가 가장 낮은 쪽이 전체를 끌어내리는 구조이죠.

트랜지스터의 반전층에서는 게이트가 만드는 수직 전계가 캐리어를 표면으로 눌러 붙입니다. 그 결과 채널 속 유효 이동도는 벌크 실리콘 값보다 크게 낮아져 대략 수백 cm²/V·s 수준이 되고, 이 값이 소자 전류를 좌우합니다.

전계가 세지면 속도가 포화된다

v = μ × E는 전기장이 약할 때만 맞는 식입니다. 전기장이 세지면 캐리어가 얻는 에너지가 격자에 넘겨지는 속도와 균형을 이루어, 속도가 더 이상 늘지 않는 포화 속도(Saturation Velocity)에 이릅니다. 실리콘에서 전자의 포화 속도는 약 10^7 cm/s 수준이고, 정공은 이보다 약간 낮습니다.

여기서 중요한 점은 포화 속도에서는 전자와 정공의 차이가 이동도만큼 크지 않다는 사실입니다. 그래서 채널이 짧을수록 NMOS와 PMOS의 전류 차이가 줄어드는 경향이 있고, 이것이 설계 비율을 정할 때 이론값과 실제 값이 달라지는 이유 중 하나입니다.

전자와 정공의 이동도 차이가 설계에 남기는 흔적

인버터에서 PMOS 폭을 키우는 이유

장채널 근사에서 포화 전류는 이동도와 W / L에 비례합니다. 같은 전류를 내려면 PMOS의 W를 NMOS보다 μn / μp ≈ 1,400 / 450 ≈ 3.1배 크게 해야 하고, 그래야 상승 지연과 하강 지연이 비슷한 대칭 인버터가 됩니다.

그러나 PMOS를 키우면 게이트 면적이 커져 앞단이 감당할 입력 용량도 함께 늘어납니다. 교과서에서는 속도와 면적의 균형을 잡아 PMOS 대 NMOS의 폭 비를 2 대 1 안팎으로 잡는 예를 많이 들고, 실제 설계에서는 전력과 면적, 속도 목표에 맞춰 이 비율을 따로 정합니다.

NAND가 NOR보다 선호되는 이유

CMOS 게이트에서 NAND는 NMOS가 직렬로, NOR는 PMOS가 직렬로 연결됩니다. 직렬로 쌓이면 저항이 합쳐지므로 직렬 쪽 트랜지스터를 크게 만들어야 하는데, NOR는 이동도가 낮은 PMOS를 크게 늘려야 해서 면적과 지연 손해가 큽니다. 논리를 구성할 때 NAND를 우선으로 쓰는 경향이 여기서 비롯됩니다.

아날로그와 바이폴라 소자에서의 선택

MOSFET의 전달 컨덕턴스(gm)는 이동도에 비례하는 값이라, 같은 전류에서 높은 이득이 필요한 입력단에는 NMOS가 유리한 경우가 많습니다. 바이폴라 트랜지스터도 비슷해서, 전자가 주된 캐리어인 NPN이 PNP보다 빠르게 만들기 쉽습니다. 물론 잡음, 정합 같은 다른 조건이 PMOS를 고르게 하는 경우도 많으므로 이동도만으로 결정하지는 않습니다.

이동도 차이를 줄이려는 공정과 재료의 시도

공정에서는 전자와 정공의 이동도 차이를 줄이려는 시도가 꾸준히 이어져 왔고, 특히 PMOS의 이동도를 높이는 데 힘이 실렸습니다. 대표적인 방법이 변형 실리콘(Strained Silicon)입니다. 결정 격자를 살짝 늘이거나 눌러 에너지 밴드 구조를 바꾸면 산란이 줄고 유효 질량이 달라집니다.

NMOS에는 채널을 잡아당기는 인장 응력을 주는 방식이, PMOS에는 소스와 드레인에 실리콘게르마늄(SiGe)을 성장시켜 채널을 누르는 압축 응력을 주는 방식이 널리 쓰여 왔습니다. 변형이 없던 때보다 이동도가 상당히 높아져, 정공의 약점을 보완하는 중요한 수단이 되었습니다.

결정 방향도 한 가지 변수입니다. 정공은 (110) 면에서, 전자는 (100) 면에서 이동도가 높은 경향이 있어, 입체 구조에서 채널이 어느 결정면을 따라 놓이는지가 NMOS와 PMOS 성능에 서로 다르게 작용합니다. 재료 쪽에서는 게르마늄이 정공 이동도가 실리콘보다 높고, 갈륨비소(GaAs)나 인듐갈륨비소(InGaAs) 같은 화합물은 전자 이동도가 훨씬 높습니다. 다만 화합물 반도체는 정공 이동도가 낮은 경우가 많아 PMOS 쪽을 따로 해결해야 하는 숙제가 남습니다.

설계 수준별 대응 정리 표

대응 수준	부딪히는 문제	해결 수단
회로 크기	PMOS의 전류가 NMOS보다 작음	PMOS의 W를 키워 전류를 맞춤, 입력 용량 증가는 감수
게이트 구성	직렬 PMOS를 크게 늘려야 하는 NOR	NAND 위주로 논리를 구성
공정	PMOS의 낮은 이동도	SiGe 소스·드레인으로 압축 응력, NMOS에는 인장 응력
구조	채널 면에 따라 이동도가 달라짐	핀과 시트가 놓이는 결정 방향을 고려
재료	실리콘의 이동도 한계	게르마늄이나 III-V 화합물 채널 연구

핵심 정리

전자와 정공의 이동도는 μ = qτ / m*로 정해지고, 실리콘에서 전자가 정공보다 대략 세 배 가까이 큽니다. 그 이유는 유효 질량과 가전자대 구조이며, 도핑과 온도, 표면 거칠기에 따라 값이 계속 변합니다.

이 차이가 PMOS의 폭, NAND 중심의 논리 구성, 변형 실리콘 같은 공정까지 이어진다는 것이 핵심입니다. 잡초 우거진 밭고랑 비유처럼, 캐리어가 얼마나 덜 부딪히며 달리느냐가 소자 전류의 출발점이라고 정리할 수 있습니다.

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