첨단 패키징, 반도체 성능 경쟁의 핵심이 된 이유

오래된 도심은 건물이 빽빽해서 더 이상 새로 지을 땅이 없습니다. 이럴 때 도시는 낡은 구역을 다시 설계하거나 신도시를 만들고, 동네와 동네를 넓은 도로와 지하철로 촘촘하게 이어 전체를 하나의 생활권으로 묶죠. 건물 하나를 더 높이는 대신 도시의 배치와 연결을 바꿔 경쟁력을 키우는 겁니다.

반도체 산업도 비슷한 전환점에 서 있습니다. 칩 하나에 트랜지스터를 더 빽빽하게 넣는 미세화가 점점 어렵고 비싸지면서, 여러 칩을 어떻게 배치하고 얼마나 가깝게 잇느냐가 성능을 가르는 변수가 되었죠. 이 글에서는 첨단 패키징이 왜 반도체 성능 경쟁의 한가운데로 들어왔는지 그 이유를 짚어 봅니다.

첨단 패키징이란 무엇인가

첨단 패키징(Advanced Packaging)은 정해진 하나의 기술이 아니라, 기존 패키지보다 훨씬 촘촘한 연결로 칩의 성능 자체를 끌어올리는 패키징 기술을 묶어 부르는 말입니다. 미세 피치 플립칩, 팬아웃 웨이퍼 레벨 패키지, 칩을 나란히 놓는 2.5D, 칩을 쌓는 3D 적층, 구리끼리 직접 붙이는 하이브리드 본딩 등이 여기에 들어가죠.

기존 패키징의 중심 과제가 칩 하나를 보호하고 보드에 연결하는 것이었다면, 새로운 패키징의 과제는 여러 칩을 하나의 시스템처럼 동작하게 만드는 것입니다. 연결 간격이 수십 µm, 더 나아가 수 µm 수준으로 좁아지면서 패키지 안의 배선이 칩 안의 배선에 가까워지고 있죠.

미세화만으로는 부족해진 이유

오랫동안 반도체 성능 향상은 트랜지스터를 작게 만드는 미세화가 거의 혼자 이끌었습니다. 트랜지스터가 작아지면 같은 면적에 더 많이 들어가고, 더 빠르면서 전력도 덜 썼죠. 그런데 2000년대 중반 무렵부터 크기를 줄여도 전력 밀도가 일정하게 유지되던 데나드 스케일링(Dennard Scaling)이 무너지면서 이 공식이 흔들리기 시작했습니다.

지금도 공정 미세화는 계속되지만, 한 세대를 넘어갈 때마다 장비와 개발 비용이 크게 늘고 있습니다. 트랜지스터 하나당 원가가 예전처럼 가파르게 떨어지지 않는다는 지적도 많죠. 미세화의 효과가 사라진 것은 아니지만 미세화 하나로 얻는 이득이 줄어든 것은 분명합니다.

칩 크기에도 물리적 상한이 있습니다. 노광 장비가 한 번에 찍을 수 있는 영역인 레티클 한계(Reticle Limit)는 대략 26mm × 33mm, 약 858mm²로 알려져 있죠. 게다가 칩이 커질수록 결함 하나가 칩 전체를 불량으로 만들 확률이 높아져 수율이 급격히 떨어집니다.

메모리 벽과 데이터 이동의 비용

연산 장치의 속도는 빠르게 올라갔지만, 메모리에서 데이터를 가져오는 속도는 그만큼 따라오지 못했습니다. 이 격차를 메모리 벽(Memory Wall)이라고 부르죠. 아무리 계산이 빨라도 데이터가 늦게 도착하면 연산 장치는 기다리며 놀 수밖에 없습니다.

데이터를 옮기는 데 드는 에너지도 문제입니다. 칩 안에서 계산 한 번에 드는 에너지보다 칩 밖의 메모리까지 데이터를 오가게 하는 데 드는 에너지가 훨씬 크다는 분석이 많죠. 대규모 데이터를 끊임없이 읽고 쓰는 AI 연산에서는 데이터 이동 거리가 성능과 전력을 함께 좌우합니다.

해법은 메모리를 연산 칩 바로 옆, 혹은 위로 가져오는 것입니다. 고대역폭 메모리인 HBM(High Bandwidth Memory)은 스택 하나에 1,024비트 이상의 넓은 데이터 통로를 쓰는데, 이렇게 많은 신호선은 일반 보드 배선으로는 감당할 수 없죠. 첨단 패키징이 있어야 이 넓은 통로를 짧은 거리로 잇는 것이 가능해집니다.

칩렛과 이종 집적이라는 새 설계도

칩렛: 큰 칩을 기능별로 나누기

칩렛(Chiplet)은 하나의 거대한 칩 대신 기능별로 나눈 작은 칩 여러 개를 만들어 패키지 안에서 다시 잇는 설계 방식입니다. 작은 칩은 결함에 걸릴 확률이 낮아 수율이 좋고, 레티클 한계를 넘는 규모의 시스템도 만들 수 있죠. 검증된 칩렛을 여러 제품에 재사용할 수 있다는 점도 장점입니다.

다만 칩을 나누면 원래 칩 안에서 오가던 신호가 칩 사이를 건너야 합니다. 이 연결이 느리거나 전력을 많이 먹으면 쪼갠 이득이 사라지죠. 그래서 칩렛의 성패는 결국 칩 사이를 얼마나 촘촘하고 빠르게 잇느냐, 즉 패키징 기술의 수준에 달려 있습니다.

이종 집적: 서로 다른 공정의 칩을 한데 모으기

모든 회로가 가장 앞선 공정을 필요로 하지는 않습니다. 연산 코어는 최신 공정이 유리하지만, 입출력 회로나 아날로그 회로는 성숙한 공정에서 만드는 편이 원가와 특성 면에서 나을 때가 많죠. 이종 집적(Heterogeneous Integration)은 이렇게 서로 다른 공정, 서로 다른 회사의 칩을 한 패키지 안에 모아 하나의 시스템으로 만드는 접근입니다.

칩렛끼리 서로 다른 회사 제품이어도 연결될 수 있도록 UCIe(Universal Chiplet Interconnect Express) 같은 개방형 연결 표준도 만들어졌습니다. 칩 설계가 블록을 고르고 조립하는 방식으로 바뀌어 가는 셈이죠.

첨단 패키징이 바꾼 산업 지형

예전에는 패키징이 전공정에 비해 기술 난도가 낮고 원가 절감이 중요한 영역으로 여겨졌습니다. 흔히 패키징은 부가가치가 낮은 마무리 공정이라고 보던 시각이죠. 하지만 최신 패키징 공정에서는 노광, 식각, 도금, 연마처럼 전공정에 가까운 장비와 기술이 쓰이고, 그 결과가 칩 성능을 직접 결정합니다.

그래서 파운드리와 메모리 기업, 후공정 전문 기업 모두가 패키징 역량을 핵심 경쟁력으로 키우고 있습니다. 설계 단계에서부터 칩과 패키지를 함께 최적화해야 하므로 칩 설계자와 패키지 엔지니어의 협업도 훨씬 긴밀해졌죠. AI 가속기처럼 연산 칩과 메모리를 가깝게 묶어야 하는 제품에서는 패키징 생산 능력이 공급을 좌우하는 요인으로 거론되기도 합니다.

물론 이런 고밀도 패키징에도 과제가 많습니다. 여러 칩을 모을수록 열이 한곳에 몰리고, 재료 간 열팽창 차이로 패키지가 휘며, 칩 하나의 불량이 패키지 전체를 버리게 만들 수 있죠. 성능의 무대가 패키지로 옮겨 온 만큼, 이런 문제를 푸는 기술이 다음 경쟁의 초점이 될 것입니다.

기존 패키징과 첨단 패키징 비교 표

구분	기존 패키징	첨단 패키징
주된 목적	칩 보호와 보드 연결	여러 칩을 묶어 시스템 성능 향상
담는 칩 수	주로 하나	여러 개의 칩렛과 메모리
연결 간격	수백 µm 수준	수십 µm에서 수 µm 수준
대표 기술	와이어 본딩, 리드프레임, BGA	미세 피치 플립칩, 팬아웃, 2.5D, 3D 적층, 하이브리드 본딩
쓰이는 장비	조립 중심 장비	노광·도금·연마 등 전공정에 가까운 장비
설계 방식	칩 설계 후 패키지 선택	칩과 패키지를 함께 설계
주요 과제	원가와 신뢰성	열, 휨, 수율, 테스트, 비용

핵심 정리

첨단 패키징이 성능 경쟁의 핵심이 된 이유는 세 갈래로 정리할 수 있습니다. 미세화의 이득이 줄고 칩 크기에는 레티클 한계와 수율이라는 벽이 있으며, 연산보다 데이터 이동이 성능과 전력을 좌우하는 메모리 벽이 커졌죠. 그 대안으로 칩을 나누고 서로 다른 칩을 모으는 칩렛과 이종 집적이 떠올랐고, 이를 실현하는 열쇠가 칩 사이를 촘촘하게 잇는 패키징 기술입니다.

빈 땅이 사라진 도시가 배치와 교통망을 다시 짜서 살아나듯, 반도체도 트랜지스터를 더 넣기 어려워지자 칩의 배치와 연결을 다시 설계하고 있습니다. 앞으로 새 칩 소식을 볼 때 공정 숫자와 함께 어떤 패키지로 묶였는지 살펴보면 성능의 출처가 더 잘 보일 겁니다.

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