TSV 기술, 실리콘을 뚫어 칩을 잇는 원리와 활용처

고층 아파트에 엘리베이터가 없고 건물 바깥에 비상계단만 있다고 상상해 보죠. 20층에서 1층까지 짐을 나르려면 바깥을 빙 돌아 내려가야 하고, 한 번에 옮길 수 있는 양도 계단 폭만큼으로 제한됩니다. 건물 한가운데를 수직으로 뚫은 엘리베이터 통로가 있으면 층과 층이 가장 짧은 길로 이어지죠.

칩을 여러 층으로 쌓을 때도 같은 문제가 생깁니다. 층마다 가장자리에서 가는 금선을 늘어뜨려 잇는 대신, 실리콘 자체를 수직으로 뚫어 위아래 칩을 바로 연결하는 방법이 TSV 기술입니다. 이 글에서는 이 수직 통로가 어떤 원리로 만들어지고, HBM을 비롯해 어디에 쓰이는지 정리합니다.

TSV 기술이란 무엇인가

실리콘 관통 전극(TSV, Through-Silicon Via)은 실리콘 웨이퍼나 다이를 위에서 아래까지 완전히 관통하는 수직 전기 통로입니다. 지름은 수 µm에서 수십 µm 수준이고, 안쪽은 주로 구리로 채워지죠. 칩 앞면의 회로와 뒷면의 단자를 실리콘 두께만큼의 짧은 거리로 이어 줍니다.

칩 내부에도 층과 층을 잇는 비아가 있지만, 그것은 실리콘 위에 쌓은 배선층 사이의 연결입니다. TSV는 트랜지스터가 놓인 실리콘 기판 자체를 관통한다는 점이 다르죠. 그래서 칩 한 장의 앞뒤를 잇고, 나아가 여러 장의 칩을 수직으로 쌓아 하나처럼 움직이게 할 수 있습니다.

칩 바깥으로 돌아가는 배선의 한계

전통적으로 칩을 쌓을 때는 각 칩의 가장자리 패드에서 기판으로 금선을 늘어뜨리는 와이어 본딩(Wire Bonding)을 썼습니다. 이 방식은 싸고 검증되었지만, 신호가 칩 바깥을 빙 돌아가야 하죠. 배선이 길어지면 저항과 인덕턴스, 기생 정전용량이 커져 속도가 떨어지고 전력 소모가 늘어납니다.

더 큰 문제는 연결 개수입니다. 와이어 본딩은 칩 가장자리에만 패드를 둘 수 있어 입출력 단자 수가 칩 둘레 길이에 묶이죠. 반면 TSV는 칩 면적 안쪽 어디든 놓을 수 있어 수천 개 이상의 수직 연결을 촘촘하게 배치할 수 있습니다. 엘리베이터를 건물 곳곳에 여러 대 놓는 것과 같습니다.

실리콘에 구멍을 뚫고 구리를 채우는 공정

TSV 기술의 공정은 크게 구멍 뚫기, 막 입히기와 채우기, 뒷면 드러내기로 나뉩니다. 아래는 앞면에서 TSV를 만든 뒤 뒷면을 갈아 드러내는 일반적인 흐름입니다.

깊은 구멍을 곧게 파는 보쉬 공정

TSV 구멍은 지름보다 깊이가 훨씬 깊어서, 깊이를 지름으로 나눈 종횡비가 10:1 안팎에 이르는 경우가 흔합니다. 이런 구멍을 곧게 파는 데는 깊은 반응성 이온 식각(DRIE, Deep Reactive Ion Etching), 그중에서도 보쉬 공정(Bosch Process)이 대표적으로 쓰이죠. SF6 플라스마로 실리콘을 조금 깎고, C4F8 플라스마로 벽에 보호막을 입히는 단계를 빠르게 번갈아 반복합니다.

보호막은 바닥에서는 이온 충격으로 금방 벗겨지고 옆벽에는 남기 때문에, 식각이 아래로만 진행됩니다. 대신 단계를 오갈 때마다 벽에 물결 모양의 작은 요철이 남는데, 이를 스캘럽(Scallop)이라고 부르죠. 스캘럽이 크면 뒤이은 절연막과 배리어가 고르게 덮이지 않으므로 식각 조건을 세밀하게 조절합니다.

절연막, 배리어, 씨드와 구리 채움

구리는 실리콘 속으로 쉽게 확산해 트랜지스터 특성을 망가뜨립니다. 그래서 먼저 산화막 같은 절연 라이너로 구리와 실리콘을 떼어 놓고, 그 위에 Ta/TaN이나 Ti/TiN 같은 배리어 금속을 입히죠. 마지막으로 도금 전류가 흐를 바탕인 얇은 구리 씨드층을 올립니다.

깊고 좁은 구멍을 도금할 때 입구가 먼저 막히면 안쪽에 빈 공간, 즉 보이드가 생깁니다. 이를 막으려고 도금액에 억제제와 가속제 같은 첨가제를 넣어 바닥부터 차오르게 하는 바텀업 채움을 쓰죠. 구멍이 깊을수록 도금 시간이 길어지는데, 이것이 TSV 원가를 올리는 요인 가운데 하나입니다.

웨이퍼를 얇게 갈아 끝을 드러내기

처음 웨이퍼는 수백 µm 두께라서 구멍이 뒷면까지 닿지 않습니다. 앞면을 임시 접착제로 유리나 실리콘 캐리어에 붙인 뒤, 뒷면을 갈아 수십 µm 수준까지 얇게 만들죠. 그다음 실리콘만 선택적으로 조금 더 식각해 구리 기둥의 끝이 살짝 솟아오르게 하는 단계를 비아 노출(Via Reveal)이라고 합니다.

얇아진 웨이퍼는 종잇장처럼 휘고 깨지기 쉬워서, 임시 접합과 분리 공정이 수율을 크게 좌우합니다. TSV를 언제 만드느냐에 따라 트랜지스터 전에 만드는 비아 퍼스트, 트랜지스터와 배선 사이에 만드는 비아 미들, 배선 뒤에 만드는 비아 라스트로 나누는데, 메모리 적층에서는 비아 미들이 널리 쓰입니다.

장점 뒤에 숨은 공정 난이도

TSV의 장점은 분명합니다. 배선 길이가 칩 두께 수준으로 짧아져 신호 지연과 비트당 소비 전력이 줄고, 연결 개수를 크게 늘려 데이터 통로를 넓힐 수 있죠. 여러 칩을 수직으로 쌓으니 바닥 면적도 아낄 수 있습니다.

대신 해결할 과제도 많습니다. 구리의 열팽창계수는 실리콘보다 몇 배 커서, 온도가 오르내리면 구리 기둥이 위로 솟거나 주변 실리콘에 응력을 줍니다. 이 응력은 근처 트랜지스터의 전자 이동도를 바꾸기 때문에, TSV 주변에는 트랜지스터를 두지 않는 금지 영역(KOZ, Keep-Out Zone)을 설정하죠.

흔히 TSV는 구멍을 뚫어 구리만 채우면 끝나는 단순한 공정이라고 생각하기 쉽습니다. 실제로는 깊은 식각, 균일한 박막, 보이드 없는 도금, 얇은 웨이퍼 취급, 적층 정렬까지 여러 공정이 모두 맞아떨어져야 하죠. 한 층의 불량이 적층 전체를 버리게 만들 수 있어, 쌓기 전에 양품 다이를 가려내는 테스트도 중요합니다.

TSV 기술이 쓰이는 곳

가장 대표적인 활용처는 고대역폭 메모리(HBM, High Bandwidth Memory)입니다. HBM은 여러 장의 DRAM 다이와 맨 아래 베이스 다이를 쌓고, 수천 개의 TSV로 층과 층을 수직으로 이어 하나의 메모리처럼 동작하게 하죠. 덕분에 일반 DRAM보다 훨씬 넓은 데이터 통로를 만들 수 있고, 이것이 AI 가속기가 HBM을 쓰는 이유입니다.

이미지 센서도 TSV가 일찍 쓰인 분야입니다. 화소를 담은 웨이퍼와 신호를 처리하는 로직 웨이퍼를 겹쳐 쌓는 적층형 이미지 센서에서, 초기에는 TSV로 두 층을 연결했죠. 이후에는 연결 밀도를 더 높이려고 구리끼리 직접 붙이는 하이브리드 본딩으로 옮겨 가는 흐름도 나타났습니다.

2.5D 패키징의 실리콘 인터포저(Silicon Interposer)에도 TSV가 들어갑니다. 인터포저 위에 놓인 로직 칩과 HBM의 신호를 아래 패키지 기판으로 내려보내는 통로가 바로 인터포저를 관통한 TSV죠. 이처럼 TSV 기술은 메모리 적층, 센서, 인터포저를 잇는 첨단 패키징의 기초 부품 역할을 합니다.

와이어 본딩과 TSV 비교 표

구분	와이어 본딩 적층	TSV 적층
연결 경로	칩 가장자리에서 기판으로 금선이 돌아감	실리콘을 수직으로 관통해 바로 연결
배선 길이	길다 (수 mm 수준)	짧다 (칩 두께 수준)
연결 개수	칩 둘레 길이에 제한	칩 면적 전체에 수천 개 이상 배치
전력·속도	기생 성분이 커서 불리	지연과 비트당 전력이 작아 유리
공정 난이도·비용	낮다, 성숙한 공정	높다, 식각·도금·박화·적층 모두 까다로움
대표 활용	모바일 메모리, 일반 패키지	HBM, 적층형 이미지 센서, 실리콘 인터포저

핵심 정리

TSV 기술은 실리콘 기판을 수직으로 관통하는 구리 통로로 위아래 칩을 가장 짧은 거리로 잇는 방법입니다. 보쉬 공정으로 깊은 구멍을 파고, 절연 라이너와 배리어, 씨드를 입힌 뒤 바텀업 도금으로 채우며, 뒷면을 갈아 비아를 드러내는 순서로 만들어지죠. 짧은 배선과 많은 연결 덕분에 대역폭과 전력 효율이 좋아지지만, 열 응력과 얇은 웨이퍼 취급, 원가가 과제로 남습니다.

도입의 아파트로 돌아가 보면, TSV는 건물 바깥 비상계단 대신 한가운데를 관통한 엘리베이터 통로입니다. HBM 소식에서 몇 단을 쌓았다는 이야기를 들을 때, 그 층들을 잇는 수천 개의 작은 엘리베이터와 그것을 뚫고 채우는 공정의 정밀함을 함께 떠올리면 기사가 훨씬 입체적으로 읽힙니다.

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