DIBL 현상과 펀치스루, 미세화에서 문턱 전압이 낮아지는 이유

서점 책장 사이의 좁은 통로 입구에 직원이 낮은 가로대를 세워 두었다고 해 봅시다. 통로가 길 때는 반대편 출구의 사정과 상관없이 가로대 높이가 직원의 손에만 달려 있어서, 가로대를 넘어오는 사람 수도 직원이 정한 대로 움직입니다. 통로가 아주 짧아지면 출구 쪽의 밀림이 가로대 근처까지 전해져 직원이 손대지 않아도 사람들이 쉽게 넘어옵니다.

이 장면이 DIBL 현상(Drain-Induced Barrier Lowering)입니다. 드레인에 걸린 전압이 소스 쪽 에너지 장벽을 낮추는 현상이고, 장벽이 사실상 사라지는 극단이 펀치스루(Punch-through)입니다. 두 현상이 왜 미세화의 발목을 잡는지 장벽과 공핍 영역이라는 두 개념으로 따라가 보겠습니다.

DIBL 현상, 드레인이 소스 쪽 장벽을 낮추는 이유

꺼진 상태의 NMOS에서 전자는 소스와 채널 사이의 에너지 장벽(Potential Barrier)에 막혀 있습니다. 게이트 전압을 올리면 이 장벽이 낮아져 전자가 넘어오기 시작하고, 게이트는 장벽의 높이를 조절하는 손잡이인 셈입니다. 문턱 전압은 장벽이 충분히 낮아졌다고 보는 기준점으로 이해할 수 있습니다.

장채널 소자에서는 드레인 접합의 전기장이 채널 한가운데쯤에서 대부분 사라지므로, 소스 쪽 장벽의 높이는 오직 게이트가 정합니다. 채널이 짧아지면 드레인의 전기장이 소스 쪽 장벽 근처까지 파고들고, VDS가 오를수록 장벽이 함께 낮아집니다. 이것이 DIBL 현상입니다.

그래서 측정을 해 보면 문턱 전압이 VDS에 따라 내려가는 것처럼 보입니다. 문턱 전압은 소자마다 정해진 하나의 값이라는 이해는 장채널에서만 통하는 근사입니다.

여기서 놓치기 쉬운 점이 하나 있습니다. 회로에서 꺼져 있는 NMOS는 드레인이 VDD에 걸려 있는 경우가 많습니다. 즉 소자가 꺼져 있을 때 VDS가 가장 크고, DIBL이 만드는 오프 전류 증가가 가장 크게 나타나는 조건입니다.

문턱 전압 롤오프와 DIBL, 무엇이 다른가

두 현상은 이름이 비슷해 자주 섞이지만 따져 보는 축이 다릅니다. 문턱 전압 롤오프는 VDS가 낮은 조건에서도 채널 길이를 줄이기만 하면 Vth가 내려가는 현상이고, DIBL은 같은 소자에서 VDS를 올릴 때 Vth가 내려가는 현상입니다. 하나는 길이 축, 다른 하나는 드레인 전압 축으로 본 같은 병입니다.

뿌리는 소스와 드레인의 전계가 채널 안쪽으로 들어온다는 점에서 같습니다. 짧은 채널에서는 게이트 아래 공핍 전하의 일부를 소스와 드레인 접합이 나눠 갖고, 이 전하 공유 때문에 게이트가 만들어야 할 몫이 줄어 문턱 전압이 낮아진다고 설명합니다.

롤오프가 중요한 이유는 공정 산포에 있습니다. 게이트 길이는 공정에서 몇 nm씩 흔들리는데, 롤오프 곡선이 가파른 구간에서는 그 작은 변동이 문턱 전압의 큰 변동으로 바뀝니다.

예외도 알아 둘 만합니다. 일부 공정에서는 채널 길이를 줄일 때 문턱 전압이 오히려 오르는 구간이 있고, 이를 역 단채널 효과(Reverse Short-Channel Effect)라고 부릅니다. 소스와 드레인 가장자리에 넣은 할로 도핑이 짧은 소자에서 채널의 평균 도핑을 높이기 때문으로 설명합니다.

펀치스루, 공핍 영역이 맞닿는 순간

펀치스루는 소스 접합과 드레인 접합의 공핍 영역이 서로 맞닿아, 게이트의 손이 닿지 않는 곳으로 전류가 흐르는 현상입니다. 드레인에 역방향 전압이 걸리면 드레인 쪽 공핍 영역이 더 넓어지기 때문에, VDS를 올릴수록 맞닿기 쉬워집니다.

공핍 영역의 폭은 단측 계단 접합으로 단순화하면 W = √(2 × εs × (Vbi + VR) / (q × N))로 어림할 수 있습니다. εs는 실리콘의 유전율, Vbi는 내장 전위, VR은 역방향 전압, N은 도핑 농도이고, 폭이 전압의 제곱근에 비례하고 도핑의 제곱근에 반비례한다는 점이 중요합니다.

맞닿고 나면 소스 쪽 장벽이 사실상 사라집니다. 게이트가 켜지 않은 상태인데도 VDS를 올리면 드레인 전류가 게이트 전압과 무관하게 급증하고, 이 경로는 표면보다 아래, 게이트에서 먼 기판 쪽에 생기는 경우가 많습니다. 일반적으로 DIBL이 장벽이 낮아지는 정도의 문제라면 펀치스루는 그 극단으로 봅니다.

흔한 오해도 짚어 두겠습니다. 이름 때문에 산화막이 뚫리는 현상으로 이해하는 경우가 있지만, 펀치스루는 산화막과 무관하게 실리콘 안에서 두 공핍 영역이 만나는 현상입니다. 충돌 이온화로 전류가 폭증하는 애벌랜치 항복과도 원인이 다릅니다.

미세화에서 이 현상들이 문제가 되는 이유

첫째는 오프 전류입니다. 위에서 보았듯 꺼진 소자에 가장 큰 VDS가 걸리므로, DIBL은 칩이 놀고 있을 때 새는 전류를 직접 키웁니다. 같은 성능을 내려고 문턱 전압을 낮추어 둔 소자일수록 영향이 더 큽니다.

둘째는 아날로그 회로의 정밀도입니다. DIBL이 있으면 VDS가 바뀔 때 Vth가 따라 움직이고, 포화 영역에서도 전류가 VDS에 더 민감해져 출력 저항이 낮아집니다. 전류 거울처럼 두 트랜지스터의 전류가 같아야 하는 회로에서 오차가 커지는 이유입니다.

셋째는 산포와 코너입니다. 짧게 나온 소자에서 DIBL과 롤오프가 함께 겹쳐 문턱 전압이 더 내려가고, 가장 빠른 공정 코너에서 누설이 최대가 됩니다. 설계는 이 최악 조건의 누설과 전력을 기준으로 여유를 잡습니다.

장벽을 다시 세우는 공정과 구조의 대응

대응의 방향은 드레인의 전계가 소스 쪽으로 침투하지 못하게 막고, 게이트가 장벽을 쥐는 힘을 키우는 것입니다. 이 글에서 다룬 현상에 맞춰 대표적인 방법을 정리하면 아래와 같습니다.

평면 구조에서는 채널 아래쪽이 게이트에서 멀어 드레인 전계의 영향을 받기 쉬웠고, 채널을 얇은 핀이나 나노시트로 만들면 그 아래쪽 통로가 사라집니다. 입체 구조가 등장한 가장 큰 이유 중 하나가 이 게이트 제어력 문제입니다.

세 현상 비교 표

구분	문턱 전압 롤오프	DIBL	펀치스루
달라지는 변수	채널 길이	드레인 전압(VDS)	채널 길이와 드레인 전압, 도핑
핵심 원인	소스와 드레인의 전하 공유	드레인 전계가 소스 쪽 장벽에 침투	두 공핍 영역이 맞닿음
나타나는 모습	짧을수록 Vth가 낮아집니다	VDS가 클수록 Vth가 낮아집니다	게이트와 무관한 전류가 급증합니다
확인 방법	채널 길이별 Vth 비교	두 VDS에서 Vth를 측정해 mV/V로 계산	오프 상태에서 VDS를 올리며 전류 확인
주요 대응	할로 도핑, 얕은 접합	얇은 산화막, 입체 구조	펀치스루 차단 주입, 도핑 프로파일 조정

핵심 정리

DIBL 현상은 드레인 전압이 소스 쪽 에너지 장벽을 낮추어 문턱 전압을 끌어내리는 현상이고, 펀치스루는 장벽이 사실상 사라져 게이트가 전류를 막지 못하는 상태입니다. 문턱 전압 롤오프까지 합쳐서 보면 모두 소스와 드레인의 전계가 채널 안으로 침투한다는 한 가지 원인에서 갈라져 나온 증상입니다.

서점 통로의 가로대로 말하면 통로가 짧아질수록 반대편의 밀림이 가로대를 흔듭니다. 설계자는 그 통로를 늘릴 수 없으니 가로대를 단단히 고정하는 쪽, 즉 게이트의 지배력을 높이는 쪽으로 공정과 구조를 바꿔 왔습니다. 다만 실제 소자의 장벽은 눈에 보이는 가로대가 아니라 전위의 분포라는 점은 기억해 두세요.

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