열산화 공정, 실리콘 표면에서 산화막이 자라는 원리

방수 스프레이는 옷 겉면에 막을 한 겹 더 입히는 방식이고, 염색은 섬유 자체를 물들이는 방식입니다. 스프레이로 만든 막은 마찰에 닳아 벗겨지지만, 섬유와 한 몸이 된 염색은 쉽게 떨어지지 않죠.

열산화 공정은 염색 쪽에 가깝습니다. 실리콘 웨이퍼를 뜨겁게 달궈 산소와 반응시키면 웨이퍼 표면의 실리콘이 그대로 산화막으로 바뀌기 때문에, 막과 기판 사이의 경계가 아주 깨끗하게 만들어집니다. 이 글에서는 건식과 습식의 차이, 산화막이 자라는 속도를 설명하는 Deal-Grove 모델, 게이트 산화막이 만들어지는 과정을 순서대로 살펴보겠습니다.

다만 염색과 다른 점이 있습니다. 염색은 옷감의 두께가 거의 변하지 않지만, 산화는 실리콘이 실제로 소모되고 부피가 늘어나는 반응입니다.

열산화 공정이란, 실리콘이 산화막으로 바뀌는 반응

열산화(Thermal oxidation)는 실리콘 웨이퍼를 산소나 수증기가 있는 고온 환경에 두어 표면에 이산화규소(SiO2) 막을 키우는 공정입니다. 온도는 막의 종류와 장비에 따라 다르지만 대략 수백 ℃에서 천 ℃ 이상까지 쓰이고, 웨이퍼를 여러 장 한꺼번에 넣는 수평 또는 수직 퍼니스(Furnace)가 대표적인 장비입니다.

이 반응에서 중요한 사실은 산화막이 위로만 자라지 않는다는 점입니다. 산화제가 이미 생긴 산화막을 뚫고 들어가 실리콘과 만나는 계면에서 반응하므로, 막은 원래 표면을 기준으로 위와 아래 양쪽으로 자랍니다. 실리콘이 소모되는 두께는 최종 산화막 두께의 약 44%이고, 100 nm 산화막을 키우면 실리콘 표면이 약 44 nm 내려앉는 셈입니다.

산화막이 쓰이는 자리는 다양합니다. 공정 중에서 맡는 역할을 아래처럼 나눌 수 있습니다.

증착으로도 산화막은 만들 수 있는데 열산화막을 고집하는 이유는 계면 품질입니다. 실리콘이 직접 산화되어 생긴 막은 전기적으로 흠이 적은 계면을 만들어 주고, 이 차이가 트랜지스터의 문턱 전압과 신뢰성을 좌우합니다.

건식 산화와 습식 산화, 산화제가 만드는 차이

건식 산화(Dry oxidation)는 산소 기체를 쓰고, 습식 산화(Wet oxidation)는 수증기를 씁니다. 습식에서 수증기는 퍼니스 안에서 수소와 산소를 태워 만들거나 물을 가열해 공급하는 방식으로 얻습니다.

같은 온도라면 습식이 건식보다 훨씬 빠르게 자랍니다. 수증기는 산화막 속에서 산소보다 훨씬 많이 녹아 들고 빠르게 퍼지기 때문에, 계면에 닿는 산화제의 양이 더 많아집니다. 그래서 수백 nm에서 µm에 가까운 두꺼운 막은 습식으로 키우는 것이 효율적입니다.

반대로 건식은 느린 대신 막이 치밀하고 계면이 좋습니다. 그래서 수 nm 수준의 게이트 산화막처럼 품질이 중요한 얇은 막은 건식으로 만듭니다.

현장에서는 두 방식을 섞기도 합니다. 처음과 끝은 건식으로 처리해 계면과 표면의 품질을 확보하고, 가운데는 습식으로 두께를 빠르게 쌓는 순서가 흔한 예입니다.

산화막은 얼마나 빨리 자랄까, Deal-Grove 모델

산화막 두께를 예측하는 데는 1965년 Deal과 Grove가 제안한 모델이 기본으로 쓰입니다. 이 모델은 산화제가 지나는 길을 세 단계로 나누어 봅니다.

막이 얇을 때는 산화제가 계면에 쉽게 닿으므로 3단계의 반응 속도가 병목이고, 두께는 시간에 비례해 직선으로 늘어납니다. 이 구간을 선형 성장(Linear regime)이라고 합니다.

막이 두꺼워지면 산화제가 지나야 할 거리가 길어져 2단계의 확산이 병목이 됩니다. 이때는 두께의 제곱이 시간에 비례하는 포물선 성장(Parabolic regime)이 되어 성장 속도가 점점 느려집니다. 두 구간을 하나로 묶으면 두께 x와 시간 t의 관계는 x² + A·x = B·(t + τ)로 쓸 수 있고, 여기서 A와 B는 온도와 산화제에 따라 정해지는 상수이며 τ는 처음부터 있던 산화막 두께를 보정하는 시간입니다.

산화 시간을 두 배로 늘리면 막 두께도 두 배가 된다는 생각은 두꺼운 구간에서는 맞지 않습니다. 상수 A와 B는 온도가 높을수록 지수적으로 커지고, 결정 면 방향이나 기판 도핑에 따라서도 조금씩 달라집니다. 아주 얇은 건식 산화막 구간에서는 모델보다 빠르게 자라는 초기 구간이 알려져 있어 별도의 보정이 필요하다는 점도 함께 기억해 둘 만합니다.

게이트 산화막이 만들어지는 과정

게이트 산화막은 열산화 공정이 가장 까다롭게 쓰이는 자리입니다. 두께가 수 nm 이하로 얇으면서도 웨이퍼 전체에서 거의 같아야 하고, 실리콘과의 계면에는 전하가 붙잡히는 결함이 극히 적어야 합니다.

계면 결함이 중요한 이유는 이렇습니다. 실리콘 표면에는 산소와 결합하지 못한 끊어진 결합이 남기 쉽고, 이 자리가 전자를 붙잡아 문턱 전압을 흔들고 이동도를 떨어뜨립니다. 수소가 들어 있는 분위기에서 수백 ℃로 열처리하면 이 끊어진 결합이 수소로 메워져 결함이 줄어듭니다.

한 칩 안에서도 게이트 산화막의 두께는 하나가 아닙니다. 칩 내부의 빠른 회로용 얇은 막과 외부와 높은 전압으로 신호를 주고받는 입출력 회로용 두꺼운 막이 함께 필요하므로, 먼저 두껍게 키운 뒤 코어 영역만 벗겨 내고 다시 얇게 산화하는 방식으로 두 종류를 만듭니다.

산화막이 얇아지며 생긴 문제와 high-k의 등장

트랜지스터를 줄이며 게이트 산화막도 함께 얇아졌습니다. 얇을수록 게이트 전압이 채널을 더 잘 제어하기 때문입니다. 그런데 두께가 수 nm에서 1~2 nm대까지 내려오자 전자가 산화막을 직접 뚫고 지나가는 터널링(Tunneling) 누설 전류가 급격히 커졌습니다.

처음에는 산화막에 질소를 넣은 SiON으로 버텼지만, 결국 같은 정전 용량을 더 두꺼운 막으로 얻을 수 있는 유전율이 높은 재료, 곧 high-k가 등장했습니다. 이 흐름은 이 블로그의 HKMG 글에서 다루었으므로 여기서는 열산화의 관점만 덧붙입니다.

HKMG 구조에서도 열산화는 사라지지 않았습니다. 하프늄 계열 high-k 막 아래에는 1 nm 안팎의 얇은 실리콘 산화막이 계면층으로 놓이는 경우가 많고, 이 계면층이 실리콘과의 접합 품질을 지켜 줍니다. 열산화가 만든 깨끗한 계면의 가치가 오늘날의 공정에도 이어지고 있는 셈입니다.

열산화 공정의 한계와 관리 포인트

열산화 공정에서 가장 먼저 부딪히는 한계는 열 부담입니다. 고온에서 오래 가열하면 이미 만들어 둔 도핑 영역의 불순물이 퍼져 버리므로, 공정 순서를 정할 때 산화를 먼저 하고 도핑을 나중에 하는 식으로 열 이력을 조절해야 합니다.

균일도도 관리 대상입니다. 퍼니스에서는 웨이퍼를 많이 넣을수록 가스가 닿는 양이 달라질 수 있고, 두께 차이가 수 nm 단위로 문제를 일으키는 게이트 산화막은 웨이퍼 사이와 웨이퍼 안의 두께 편차를 엄격히 보며 엘립소메트리 같은 광학 방식으로 측정합니다.

오염 관리 역시 중요합니다. 나트륨 같은 이동성 이온이 산화막에 들어가면 문턱 전압이 시간에 따라 이동하므로 장비와 가스, 세정 약액의 청정도를 유지해야 합니다. 열산화막은 실리콘을 소모하므로 표면이 내려앉는 부작용도 있어 소자 분리용 필드 산화처럼 두꺼운 막은 주변 구조에 응력을 남기기도 합니다.

건식 산화와 습식 산화 비교 표

구분	건식 산화	습식 산화
산화제	산소(O2)	수증기(H2O)
반응식	Si + O2 → SiO2	Si + 2H2O → SiO2 + 2H2
성장 속도	느림	빠름
막질	치밀하고 계면이 좋음	상대적으로 덜 치밀함
적합한 두께	수 nm에서 수십 nm의 얇은 막	수백 nm 이상의 두꺼운 막
대표 용도	게이트 산화막, 계면층	필드 산화막, 마스킹 산화막

핵심 정리

열산화 공정은 웨이퍼의 실리콘을 직접 산화막으로 바꾸는 방식이라 계면이 깨끗하고, 그 대가로 실리콘이 소모되며 높은 온도가 필요합니다. 건식은 느리지만 치밀해 얇은 게이트 산화막에, 습식은 빨라서 두꺼운 필드 산화막에 쓰입니다.

성장 속도는 Deal-Grove 모델로 설명되며, 얇을 때는 반응이 병목인 선형 성장, 두꺼울 때는 확산이 병목인 포물선 성장을 보입니다. 방수 스프레이와 염색의 비유로 돌아가면, 열산화 공정의 가치는 막이 두껍다는 데 있지 않고 기판과 한 몸이 된 경계에 있습니다. 이 경계의 품질이 트랜지스터의 특성과 수명을 좌우합니다.

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